采用8T高性能单端口位单元的高性能双端口SRAM架构的制造方法与工艺

本文描述的各种电路实施例通常涉及存储器架构以及用于访问存储器架构的方法，并且更具体地涉及在静态随机存取存储器(SRAM)中实现基本同步的读和写功能的方法和电路架构。

背景技术：
在单个时钟周期内采用读和写功能访问存储器一直为用户所需。过去，这一需求是通过在一个时钟周期内依次使用时钟上升沿和下降沿来实现。该方式被称为“双端口功能”。它使得两倍于单端口存储器的周期时间得以实现。然而，随着日益渐小拓扑结构所带来的时序错配和较低工作电压会对双端口功能模式的工作性能造成限制。采用异步功能是通过提供可用的异步内存信号而容许在给定时钟周期内具有双端口功能。在嵌入式处理器电路所包括的存储器中可以见到这方面的示例，例如构造于高性能RAM结构周围的编译器。引入双沿法至少有助于克服一些性能限制。然而不考虑外部时钟的话，异步特性能够以最快的速度为存储器设定时钟。因此，存储器容易发生时序错配。这往往会导致电路制造中的产量损失。一种使用28nm技术研发的8个晶体管(8T)位单元至少已经能解决对于一些强大的，高性能的，双端口和单端口RAM的需求。该8T位单元考虑到了单端口和双端口两种内存拓扑的功能。这样就有条件设计一种具有在写操作之后进行读操作功能的双端口结构。虽然双端口结构有助于改善性能局限性，但是它仍然不能实现在相同位单元的同步读写操作。当访问存储阵列中的相同行时，还存在能导致功能故障的潜在问题。现在参照图1，显示了一种现有设计的8T位单元10的电路简图。当然，可以理解，8T位单元10只是存储阵列上多数位单元中的一个。位单元按行列排布，而且可以使用适当的行列地址信号及其相关的逻辑电路，对每个位单元分别进行寻址。通常，位单元被排列为预定数目的位单元可以被同时寻址，例如，从而以预定的量存储和传递信息，诸如字节、字，或者类似物。该8T位单元10中的6个晶体管用于写操作，而2个晶体管用于高性能读操作。该8T单元具有交叉耦连的反相器12和14，它们通过访问或通栅晶体管20和22分别连接到写位线16和18(WBIT和)。反相器12具有连接于VCC和地之间的PMOS晶体管24和NMOS晶体管26，并且反相器14同样具有连接于VCC和地之间的PMOS晶体管28和NMOS晶体管30。反相器12的PMOS晶体管24和NMOS晶体管26的栅极都连接在反相器14的PMOS晶体管24和NMOS晶体管26之间。同样，反相器14的PMOS晶体管28和NMOS晶体管30的栅极也都连接于反相器12的PMOS晶体管24和NMOS晶体管26之间。由虚线圈32所包围的电路实质上是个6T位单元(不包括被指定为写位线16和18的线，其在6T运行模式下也可用于读功能)。在8T位单元中显示的NMOS晶体管34和36的堆栈37被连接到反相器14的PMOS晶体管24和NMOS晶体管26间的节点与读位输出线38(RBIT)之间。在操作中，读地址信号(AR/EZR)被施加到读地址线40上，并且同步于读地址锁存/时钟电路44的线42上的时钟信号。读控制信号产生于读字线46(RWL)上。同样的，一个写地址信号(AW/EZW)被施加于写地址线48上，并且同步于写地址锁存/时钟电路50的线42上的时钟信号。写控制信号产生于写字线52(WWL)。来自数据输入线54的要被写入存储单元10中的数据，经由数据锁存/解码逻辑电路56，被施加到写位线16和18上。将从电路中读取的输出在线38上通过检测逻辑和输出驱动电路58被检测，且被传递给输出线60。8T位单元10在作为拓扑的相同架构环境下执行读写操作，且在该拓扑结构中能够执行双端口操作。在时钟的正相，分别根据位于读地址线40和写地址线52上的读地址(AW/EZR)和写地址(AR/EZR)的信号值，来激活并行的写字线和读字线。因此，其上具有双字线的阵列中的位单元能够被选择性地寻址，从而允许将来自数据锁存/解码逻辑电路56的数据写入位单元10，而且允许经由晶体管堆栈37内的NMOS晶体管34和36所提供的信号结束检测机制来读取位单元10的内部值。包括读地址锁存/时钟电路44，写地址锁存/时钟电路50，数据锁存/解码逻辑56，以及检测逻辑和输出驱动器60的外围逻辑电路被设计，以使得位单元10能够执行并行操作，从而使位单元10能够提供高性能读写操作。对所述类型的8T单元进行读取和写入时存在多种情形。当读和写地址不同时，读字线和写字线指向存储阵列的不同位单元。在这种情况下，并行的读和写操作可以同时被顺利执行。然而，当读和写地址相同时，读和写字线二者都指向相同个存储位单元。对于这种结构就不能保证读操作的顺利执行。最后，当读和写地址指向阵列中的相同行、但不同列时，就会发生潜在的功能性故障。在读和写地址指向相同的存储位单元的情况下，存在两种可能情形。第一，如果向该位单元的写操作发生于读操作之前，那么就能够从该位单元中读取新的数据。第二，如果读操作发生于向该位单元写入新数据之前，那么从该位单元读取的将是旧数据。这个特定顺序是不可预知的。而且，由于位单元中晶体管的不匹配以及低工作电压的敏感性，该不可预知性会变得更糟。此外，当访问位单元的相同列时，可能会发生潜在的功能性障碍或者强漏电电流。如果相同存储列的读字线46和写字线52都开启，并且节点31上的内部电压‘Q’处于低电位，即Q＝“0“，那么写位线18会通过NMOS晶体管22和30进行放电。这会使得节点31的内部电压升至某一电位，例如，大约400mv。这种内部电压的升高可以看作是一些晶体管、尤其是读晶体管34的升高或局部升高。伪读电流将位于读位线38上的电压放电至中间值，该中间值位于VDD和0.6VDD之间。这能够使得检测逻辑和输出驱动电路60中的阶段翻转，并引发伪读操作。此外，读位线38放电至中间值，这会使下一阶段具有强IDDQ电流。它能够随着存储字长而增强，这是由于读写位线跨越整个字长。现在参照图2和图3，其中显示了现有技术中所使用的时钟功能。如上所述，存储位单元(或位单元的列)接收位于输入线40和48上的读地址AR/EZR和写地址AW/EZW。时钟信号在线42被接收。这些信号被施加于内部读地址锁存/时钟电路44和写地址锁存/时钟电路50，其在写内部时钟线WWL52上和读内部时钟线RWL46上提供内部时钟信号。图3显示了各种时钟信号的波形。在第一时段74，外部时钟信号70具有一个由低到高的跃迁72，并持续第一时段74。接着，该时钟信号具有返回低状态的跃迁76，并持续第二时段78，而且重复此循环。同时，当位于线40和48上的读地址信号和写地址信号对位单元进行寻址时，读地址锁存/时钟电路44和写地址锁存/时钟电路50改变读字线46和写字线52的状态。图3中的波形80和82分别显示了读字线46和写字线52的状态变化。如图所示，读字线46和写字线52的时钟波形基本上遵循了外部时钟信号70的波形，该波形在第一时段74具有高位状态，且在第二时段78具有低位状态。在第一时段74期间，当读信号和写信号二者都处于高位时，在位单元10上分别同时执行读写操作。然后，在第二时段78期间，当读信号和写信号均处于低位时，该读字线和写字线为下一个读操作和写操作进行预充电。可以看出，使用时序方案执行该并行操作，导致了上述详细介绍的这些问题。以往，人们解决这些问题是通过将相同个位单元中的读和写操作限制为同步来实现的。我们需要一种用于操作相同内容的存储结构和方法，其能够实现高性能和双端口功能，能够在信号时钟周期内在相同位单元上执行读和写操作，并且具有一个能够减少错配且容许低电压操作的稳定结构。

技术实现要素：
本文所公开的双端口存储结构示例的功能性和稳健性都达到了较高性能，而且该结构示例不需要将读和写访问限制为同步，并且不存在会引发功能故障的潜在性问题。该结构是通过在时钟周期的正相部分执行读操作，接着在该时钟周期的反相部分执行写操作来实现的。在执行读操作的时候进行写的预充电，并且在执行写操作的时候进行读预充电。根据一个实施例，公开了一种8T存储位单元，其适于连接以接收时钟信号，读地址信号和写地址信号。该8T存储位单元具有读字线和写字线。在第一时钟周期状态期间，读地址锁存/时钟电路接收时钟信号和读地址信号，并开始读操作。在第二时钟周期状态期间，写地址触发/时钟电路接收时钟信号和写地址信号，并开始写操作。在一个实施例中，反相器接收并反相时钟信号，然后将反相时钟信号施加到写地址触发/时钟电路上。在一个实施例中，读地址锁存/时钟电路在第二时钟周期状态期...