移位寄存器单元电路、移位寄存器、阵列基板及显示设备的制作方法
【专利摘要】本发明实施例提供一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备，涉及液晶显示技术，本发明实施例提供的移位寄存器单元电路采用较少数目的薄膜晶体管，用以抑制电路中的干扰噪声，在实现了移位寄存器单元的信号传输功能和降噪功能的同时节省了布线空间，减小了移位寄存器单元电路占用的面积，从而实现了使用该移位寄存器的液晶显示器的窄边框。
【专利说明】移位寄存器单元电路、移位寄存器、阵列基板及显示设备
【技术领域】
[0001]本发明涉及液晶显示技术，尤其涉及一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备。
【背景技术】
[0002]液晶显示器(LCD)具有重量轻，厚度薄以及低功耗等优点，广泛应用于电视机、移动终端等电子设备中。液晶显示器内部存在多个由数据线和栅线围成的像素单元，在进行显示时，通过设置在液晶显示器边缘的栅极驱动器向栅线输入扫描信号，实现各像素的逐行扫描，而扫描信号由栅极驱动器中的移位寄存器产生。常用移位寄存器单元电路的结构中存在十二个薄膜晶体管(TFT)以及一个电容，使用了较多数目的薄膜晶体管来降低移位寄存器单元电路的噪声电压，保证信号的稳定性输出。电路需要占用较大的空间，导致使用该电路的液晶显示器的边框较大，无法实现液晶显示器的窄边框。
【发明内容】
[0003]本发明实施例提供一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备，以实现液晶显示器的窄边框。
[0004]一种移位寄存器单元电路，包括:
[0005]输入模块，用于接收输入信号，将输入信号输出给上拉节点；
[0006]输出模块,用于接收输入信号,在第一时钟信号控制下输出驱动信号；
[0007]下拉模块，用于在下拉节点的控制下，下拉上拉节点和信号输出端电位；
[0008]下拉控制模块，用于在输入信号控制下拉低下拉节点，在第二时钟信号控制下拉高下拉节点；
[0009]复位模块，用于在复位信号控制下，对上拉节点和信号输出端电位进行复位。
[0010]一种移位寄存器，包括级联的多级本发明实施例提供的移位寄存器单元电路，其中，第一级移位寄存器单元的输入信号为帧开始信号，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入信号为上一级移位寄存器单元的输出信号；除最后一级移位寄存器单元外，其余各级移位寄存器单元电路中的复位信号为下一级移位寄存器单元电路的输出信号。
[0011]一种阵列基板，包括本发明实施例提供的移位寄存器。
[0012]一种显示设备，包括本发明实施例提供的阵列基板。
[0013]本发明实施例提供一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备，涉及液晶显示技术，本发明实施例提供的移位寄存器单元电路采用较少数目的薄膜晶体管，用以抑制电路中的干扰噪声，在实现了移位寄存器单元的信号传输功能和降噪功能的同时节省了布线空间，减小了移位寄存器单元电路占用的面积，从而实现了使用该移位寄存器的液晶显示器的窄边框。【专利附图】
【附图说明】
[0014]图1为本发明实施例提供的一种移位寄存器单元电路图；
[0015]图2为本发明实施例提供的一种较佳的移位寄存器单元电路图；
[0016]图3为本发明实施例提供的一种移位寄存器电路图；
[0017]图4为本发明实施例提供的一种移位寄存器单元电路逻辑时序图。
【具体实施方式】
[0018]本发明实施例提供一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备，涉及液晶显示技术，本发明实施例提供的移位寄存器单元电路采用较少数目的薄膜晶体管，用以抑制电路中的干扰噪声，在实现了移位寄存器单元的信号传输功能和降噪功能的同时节省了布线空间，减少了移位寄存器单元电路中电路元件的个数，减小了移位寄存器单元电路占用的面积，从而实现了使用该移位寄存器的液晶显示器的窄边框。
[0019]如图1所示，本发明实施例提供一种移位寄存器单元电路，包括:
[0020]输入模块101，用于接收输入信号，将输入信号输出给上拉节点；
[0021]输出模块102，用于接收输入信号，在第一时钟信号控制下输出驱动信号；
[0022]下拉模块103，用于在下拉节点的控制下，下拉上拉节点和信号输出端电位；
[0023]下拉控制模块104，用于在输入信号控制下拉低下拉节点，在第二时钟信号控制下拉高下拉节点；
[0024]复位模块105，用于在复位信号控制下，对上拉节点和信号输出端电位进行复位。
[0025]本发明实施例提供的移位寄存器单元电路使用数目较少薄膜晶体管来抑制电路中的干扰噪声，在实现了移位寄存器单元的信号传输功能和降噪功能的同时节省了布线空间，减少了移位寄存器单元电路中电路元件的个数，减小了移位寄存器单元电路占用的面积，从而实现了使用该移位寄存器的液晶显示器的窄边框。
[0026]其中，输入模块101具体包括:
[0027]第一薄膜晶体管，栅极和漏极连接信号输入端，源极连接上拉节点。
[0028]输出模块102具体包括:
[0029]第二薄膜晶体管，栅极连接上拉节点，漏极连接第一时钟信号输入端，源极连接信号输出端；
[0030]电容，第一极连接上拉节点，第二极连接信号输出端。
[0031]下拉控制模块104具体包括:
[0032]第三薄膜晶体管，漏极和栅极连接第二时钟信号输入端，源极连接下拉节点；
[0033]第四薄膜晶体管，栅极连接信号输入端，漏极连接第三薄膜晶体管的源极，源极连接低电压电平输入端。
[0034]下拉模块103具体包括:
[0035]第五薄膜晶体管，栅极连接下拉节点，漏极连接上拉节点，源极连接低电压电平输入端;
[0036]第六薄膜晶体管，栅极连接下拉节点，漏极连接信号输出端，源极连接低电压电平输入端。
[0037]复位模块105具体包括:[0038]第七薄膜晶体管，栅极连接信号复位端，源极连接低电压电平输入端，漏极连接上拉节点；
[0039]第八薄膜晶体管，栅极连接信号复位端，漏极连接信号输出端，源极连接低电压电平输入端。
[0040]具体的，如图2所示，图1所示的移位寄存器单元电路的具体结构包括:
[0041]第一薄膜晶体管Tl，栅极和漏极连接信号输入端；
[0042]第二薄膜晶体管T2，栅极连接第一薄膜晶体管Tl的源极，漏极连接第一时钟信号输入端，源极连接信号输出端；
[0043]第三薄膜晶体管T3，漏极和栅极连接第二时钟信号输入端；
[0044]第四薄膜晶体管T4，栅极连接信号输入端，漏极连接第三薄膜晶体管T3的源极，源极连接低电压电平输入端；
[0045]第五薄膜晶体管T5，栅极连接第三薄膜晶体管T3的源极，漏极连接第一薄膜晶体管Tl的源极，源极连接低电压电平输入端；
[0046]第六薄膜晶体管T6，栅极连接第三薄膜晶体管T3的源极，漏极连接信号输出端，源极连接低电压电平输入端；
[0047]第七薄膜晶体管T7，栅极连接信号复位端，源极连接低电压电平输入端，漏极连接上拉节点；
[0048]第八薄膜晶体管T8，栅极连接信号复位端，漏极连接信号输出端，源极连接低电压电平输入端。
[0049]电容Cl，第一极连接第一薄膜晶体管Tl的源极，第二极连接信号输出端。
[0050]上拉节点位于电容Cl的第一极，下拉节点位于第三薄膜晶体管T3的源极。
[0051]第二时钟信号输入端仅连接第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5及第六薄膜晶体管T6，就实现了降低移位寄存器单元电路的噪声电压，保证移位寄存器单元电路的信号的稳定输出，减少了移位寄存器单元电路中电路元件的个数，减小了移位寄存器单元电路占用的面积，进而实现了使用该移位寄存器的液晶显示器的窄边框。
[0052]如图3所示，本发明实施例还提供的一种移位寄存器，包括级联的多级如I或图2所示的移位寄存器单元电路。
[0053]图3所示的移位寄存器中，第一级移位寄存器单元的的输入信号为帧开始信号(STV)，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入信号为上一级移位寄存器单元的输出信号；除最后一级移位寄存器单元外，其余各级移位寄存器单元电路中的复位信号为下一级移位寄存器单元电路的输出信号。
[0054]较佳地，上述移位寄存器及移位寄存器单元电路中所有薄膜晶体管均为N型薄膜晶体管。
[0055]较佳的，上述移位寄存器及移位寄存器单元电路中所有薄膜晶体管同时为多晶硅薄膜晶体管，或同时为非晶硅薄膜晶体管。
[0056]下面对图3所示的移位寄存器中各级移位寄存器的单元电路工作原理进行说明，图3所示的移位寄存器中除最后一级移位寄存器单元电路外，其余各级移位寄存器单元电路为栅线提供有效的扫描信号，由于图3所示的移位寄存器单元电路由多个图1或图2所示的移位寄存器单元电路级联而成，因此，以图2所示的移位寄存器单元电路的电路图为例对为栅线提供有效的扫描信号的移位寄存器单元电路的工作原理进行说明，图2所示的移位寄存器单元电路的工作过程为五个阶段的循环。下面对这五个阶段的工作过程进行描述:图2所示的移位寄存器单元电路的时序图如图4所示，在第一阶段，第一时钟信号和信号复位端输入的信号为低电平，第二时钟信号和信号输入端输入的信号为高电平。由于信号输入端输入的信号为高电平，第一时钟信号为低电平，使图2中第一薄膜晶体管Tl导通，并向电容Cl充电，使得位于电容Cl的正极的上拉节点的电位被拉高，同时使第四薄膜晶体管T4打开，位于第三薄膜晶体管T3的源极的下拉节点此时的电位为低电位，使得第五薄膜晶体管T5和第六薄膜晶体管T6关断，信号输出端输出低电平信号。
[0057]在第二阶段，信号输入端输入的信号、信号复位端输入的信号以及第二时钟信号为低电平，第一时钟信号为高电平。由于信号输入端输入的信号为低电平，因此图2中第一薄膜晶体管Tl关闭，上拉节点继续保持高电位，由于第一时钟信号为高电平，因此。上拉节点由于自举效应放大了上拉节点的电压，同时第二薄膜晶体管T2为开启状态，ro节点的电位为低电位，第五薄膜晶体管T5和第六薄膜晶体管T6关闭，此时输出端输出高电平信号。
[0058]在第三阶段，第二时钟信号及信号复位端输入的信号为高电平，第一时钟信号及信号输入端输入的信号为低电平，信号复位端输入的高电平信号导通图2中第七薄膜晶体管T7和第八薄膜晶体管T8，PD节点的电位为高电位，第五薄膜晶体管T5和第六薄膜晶体管T6打开，使信号输出端和PU节点的电位为低电位。
[0059]在第四阶段，第一时钟信号为高电平，第二时钟信号、信号输入端输入的信号及信号复位端输入的信号为低电平。此时，图2中第二薄膜晶体管T2关闭，PU节点和ro节点电位为低电位，信号输出端输出的信号为低电平。
[0060]在第五阶段,第二时钟信号为高电平，第一时钟信号、信号输入端输入的信号及信号复位端输入的信号为低电平。此时，图2中ro节点的电位为高电位，第五薄膜晶体管T5和第六薄膜晶体管T6导通，消除电路中的噪声影响，信号输出端输出的信号为低电平。
[0061]本发明实施例还提供一种阵列基板，包括本发明实施例提供的移位寄存器。
[0062]本发明实施例还提供一种显示设备，包括本发明实施例提供的阵列基板。
[0063]本发明实施例提供一种移位寄存器单元电路、移位寄存器、阵列基板及显示设备，涉及液晶显示技术，本发明实施例提供的移位寄存器单元电路采用较少数目的薄膜晶体管，用以抑制电路中的干扰噪声，在实现了移位寄存器单元的信号传输功能和降噪功能的同时节省了布线空间，减小了移位寄存器单元电路占用的面积，从而实现了使用该移位寄存器的液晶显示器的窄边框。
[0064]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种移位寄存器单元电路，其特征在于，包括: 输入模块，用于接收输入信号，将所述输入信号输出给上拉节点； 输出模块，用于接收所述输入信号，在第一时钟信号控制下输出驱动信号； 下拉模块，用于在下拉节点的控制下，下拉所述上拉节点和信号输出端电位； 下拉控制模块，用于在输入信号控制下拉低所述下拉节点，在第二时钟信号控制下拉高所述下拉节点； 复位模块，用于在复位信号控制下，对所述上拉节点和信号输出端电位进行复位。
2.如权利要求1所述的移位寄存器单元电路，其特征在于，所述输入模块具体包括: 第一薄膜晶体管，栅极和漏极连接信号输入端，源极连接上拉节点。
3.如权利要求1所述的移位寄存器单元电路，其特征在于，所述输出模块具体包括: 第二薄膜晶体管，栅极连接所述所述上拉节点，漏极连接第一时钟信号输入端，源极连接信号输出端； 电容，第一极连接所述上拉节点，第二极连接所述信号输出端。
4.如权利要求1所述的移位寄存器单元电路，其特征在于，所述下拉控制模块具体包括: 第三薄膜晶体管，漏极和栅极连接第二时钟信号输入端，源极连接下拉节点； 第四薄膜晶体管，栅极连接所述信号输入端，漏极连接所述第三薄膜晶体管的源极，源极连接所述低电压电平输入端。
5.如权利要求1所述的移位寄存器单元电路，其特征在于，所述下拉模块具体包括: 第五薄膜晶体管，栅极连接所述下拉节点，漏极连接所述上拉节点，源极连接低电压电平输入端； 第六薄膜晶体管，栅极连接所述下拉节点，漏极连接所述信号输出端，源极连接所述低电压电平输入端。
6.如权利要求1所述的移位寄存器单元电路，其特征在于，所述复位模块具体包括: 第七薄膜晶体管，栅极连接信号复位端，源极连接低电压电平输入端，漏极连接所述上拉节点； 第八薄膜晶体管，栅极连接所述信号复位端，漏极连接信号输出端，源极连接低电压电平输入端。
7.—种移位寄存器，其特征在于，包括级联的多级如权利要求1至6任一所述的移位寄存器单元电路，其中，第一级移位寄存器单元的输入信号为帧开始信号，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入信号为上一级移位寄存器单元的输出信号；除最后一级移位寄存器单元外，其余各级移位寄存器单元电路中的复位信号为下一级移位寄存器单兀电路的输出信号。
8.—种阵列基板，其特征在于，包括如权利要求7所述的移位寄存器。
9.一种显示设备，其特征在于，包括如权利要求8所述的阵列基板。
【文档编号】G11C19/28GK103489483SQ201310393435
【公开日】2014年1月1日 申请日期:2013年9月2日 优先权日:2013年9月2日
【发明者】谷晓芳, 马睿, 胡明 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司