用于实现多维光电路交换结构的方法和装置与流程

本申请要求2015年5月29日提交的申请号为10-2015-0076165的韩国申请的优先权，其全文通过引用并入本文。

技术领域

各种实施例总体涉及一种数据存储装置且尤其涉及一种能够随机化和去随机化数据的数据存储装置。

背景技术：

数据存储装置响应于来自外部装置的写请求，存储由外部装置提供的数据。数据存储装置还响应于来自外部装置的读请求，将存储的数据提供至外部装置。外部装置是能够处理数据的电子装置，外部装置的示例包括计算机、数码相机和移动手机。数据存储装置可被嵌入外部装置中，或可物理分离但电连接至外部装置。

数据存储装置可以是个人计算机存储卡国际协会(PCMCIA)卡，小型闪存(CF)卡，智能媒体卡，记忆棒，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、小型SD和微型SD、通用闪存存储器(UFS)或固态硬盘(SSD)形式的安全数字卡。

数据存储装置包括用于数据存储的非易失性存储器。非易失性存储器设备甚至在没有恒定电源的情况下可保留存储的数据。非易失性存储器设备的示例包括诸如NAND闪存或NOR闪存的闪存存储器、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RERAM)。

技术实现要素：

在本发明的实施例中，数据处理电路可包括：适用于分别并行地 将多个输入位组转化为多个输出位组的多个转化块，其中，每个转化块使用随机模式将相应的输入位组转化为相应的输出位组。

在本发明的实施例中，数据存储装置可包括：适用于分别并行地将多个写位组转化为多个被转化的写位组的多个转化块；以及适用于存储被转化的写位组的非易失性存储器设备。

其中，所述被转化的写位组被包含在多个被转化的写位中，以及

其中，所述转化块并行地输出所述被转化的写位。

其中，所述转化块中的每个都包括：

随机模式生成单元，适用于根据种子生成所述随机模式，以及

计算单元，适用于在对应的写位组和所述随机模式上执行逻辑运算，并生成对应的被转化的写位组。

其中，所述随机模式生成单元包括LSFR以生成所述随机模式，以及

其中，所述LSFR对应于至少两个特征多项式中的一个。

其中，所述随机模式生成单元包括LSFR以生成所述随机模式，以及

其中，所述LSFR包括串联电连接的N个寄存器，并输出具有2^N-1的周期的序列。

其中，所述随机模式生成单元包括LFSR以生成所述随机模式，以及

其中，所述LFSR包括串联电连接的N个寄存器，且N是包含在所述对应的写位组中的位的数量的倍数。

其中，所述非易失性存储器设备读取存储在其中的如多个读位组的所述被转化的写位组，以及

其中，所述转化块通过并行地逆转化所述读位组来分别生成多个被逆转化的读位组。

在本发明的实施例中，用于操作数据存储装置的方法可包括：分别并行地将多个写位组转化为多个被转化的写位组；以及存储被转化的写位组。

在所述转化前，并行地接收所述写位组，

其中，所述写位组被包含在多个写位中。

在所述存储前，将所述被转化的写位组并行地传输至非易失性存储器设备，

其中，所述被转化的写位组被包含在多个被转化的写位中，以及

其中，所述被转化的写位组的传输并行地传输所述被转化的写位。

根据种子生成多个不同的随机模式；以及

在所述写位组和所述随机模式上执行逻辑运算，并生成所述被转化的写位组。

读取存储的如多个读位组的所述多个被转化的写位组；以及

通过并行地逆转化所述读位组来分别生成多个被逆转化的读位组。

附图说明

图1是示例性说明根据本发明的实施例的数据处理电路的框图。

图2是说明图1所示的第一LFSR和第二LFSR的示例的简图。

图3是示例性说明根据本发明的实施例的图1的数据处理电路的随机化和去随机化的框图。

图4是示例性说明根据本发明的实施例的数据存储装置的框图。

图5是示例性说明根据本发明的实施例的图4的数据存储装置的操作的流程图。

图6是示例性说明根据本发明的实施例的图4的数据处理电路的操作的流程图。

图7是示例性说明根据本发明的实施例的图4的数据存储装置的操作的流程图。

具体实施方式

在下文中，将参照附图通过本发明的示例性实施例说明根据本发明的数据处理系统及其操作方法。然而，本发明可以不同的形式体现且不应被解释为限制于在此提出的实施例。而是，这些实施例被提供以详细说明本发明至本发明所属领域的技术人员能够实施本发明的技术方案的程度。

应该理解的是，本发明的实施例不限于附图所示的细节，即附图不一定按比例，且在一些情况下，细节可能已经被放大以更清楚地描述本发明的某些特征。当使用特定术语时，应该想到，使用的术语仅为说明特定实施例而不是旨在限制本发明的范围。

图1是示例性说明根据本发明的实施例的数据处理电路100的框图。

参照图1，数据处理电路100可将多个输入位IBT转化为多个输出位OBT，并输出输出位OBT。数据处理电路100可通过随机化输入位IBT来生成输出位OBT。为了最小化数据干扰并抑制数据变形，数据处理电路100可通过随机化输入位IBT的模式来生成输出数据。

多个输入位IBT可被并行输入至数据处理电路100。例如，并行输入至数据处理电路100的位的总数可以是8、16等。

多个输入位IBT可被分组为多个输入位组。例如，多个输入位IBT中的上半位和下半位可分别被分组为第一输入位组IBG1和第二输入位组IBG2。输入位组的数量并不旨在成为限制特征。

数据处理电路100可包括多个转化块，例如，第一转化块110和第二转化块120。

第一输入位组IBG1和第二输入位组IBG2可被并行输入至第一转化块110和第二转化块120。第一输入位组IBG1可被输入至第一转化块110，且基本上同时，第二输入位组IBG2可被输入至第二转化块120。包括第一输入位组IBG1和第二输入位组IBG2的多个输入位IBT可被并 行输入至第一转化块110和第二转化块120。

第一转化块110和第二转化块120可分别并行地将第一输入位组IBG1和第二输入位组IBG2转化为第一输出位组OBG1和第二输出位组OBG2。第一转化块110可将第一输入位组IBG1转化为第一输出位组OBG1，且基本上同时，第二转化块120可将第二输入位组IBG2转化为第二输出位组OBG2。

第一转化块110和第二转化块120可分别并行地输出第一输出位组OBG1和第二输出位组OBG2。第一转化块110和第二转化块120可并行地输出包括第一输出位组OBG1和第二输出位组OBG2的输出位OBT。

第一转化块110可包括第一随机模式生成单元111和第一计算单元113。

第一随机模式生成单元111可根据种子(seed)SEED生成第一随机模式RPT1。第一随机模式生成单元111可包括用于根据种子SEED生成第一随机模式RPT1的第一线性反馈移位寄存器(以下简称‘第一LFSR’)。

第一计算单元113可在第一输入位组IBG1和第一随机模式RPT1上执行逻辑运算，并生成第一输出位组OBG1。例如，第一计算单元113的逻辑运算可以是XOR运算。

第二转化块120可包括第二随机模式生成单元121和第二计算单元123。

第二随机模式生成单元121可根据种子SEED生成第二随机模式RPT2。第二随机模式生成单元121可包括用于根据种子SEED生成第二随机模式RPT2的第二线性反馈移位寄存器(以下简称‘第二LFSR’)。

第二计算单元123可在第二输入位组IBG2和第二随机模式RPT2上执行逻辑运算，并生成第二输出位组OBG2。例如，第二计算单元123的逻辑运算可以是XOR运算。

根据实施例，第一LFSR 111和第二LFSR 121可对应于不同的特征 多项式。同时，根据实施例，当数据处理电路100包括至少三个LFSR时，LFSR可对应于至少两个特征多项式。

根据实施例，第一LFSR 111和第二LFSR 121中的每个都可生成最大长度序列。

根据实施例，第一LFSR 111和第二LFSR 121的特征多项式的次数可以是分别输入至第一转化块110和第二转化块120的多个输入位组IBG1和IBG2的数量的倍数。根据实施例，第一LFSR 111和第二LFSR 121的每个特征多项式的次数可以是输入至数据处理电路100的多个输入位IBT的数量的倍数。

根据实施例，数据处理电路100可以通过执行上述数据转化过程来逆转化被转化的数据。当输出位OBT被并行输入至第一转化块110和第二转化块120时，第一转化块110和第二转化块120可分别并行地将第一输出位组OBG1和第二输出位组OBG2转化为第一输入位组IBG1和第二输入位组IBG2。进一步地，第一转化块110和第二转化块120可并行输出第一输入位组IBG1和第二输入位组IBG2，即输入位IBT。

尽管图1示出数据处理电路100包括两个转化块110和120，但包含在数据处理电路100中的转化块的数量不被特别限制。包含在数据处理电路100中的转化块的数量可决定各自的输入位组的位数。例如，当包含在数据处理电路100中的转化块的数量为L时，具有J位数的输入位IBT的各自的输入位组的位数将是J/L。每个输出位组的位数可被设定为与每个输入位组的位数相同。

图2是说明图1所示的第一LFSR111和第二LFSR123的示例的简图。图2说明LFSR的斐波那契(Fibonacci)的实现，还可实现例如LFSR的迦罗瓦(Galois)的实现的另一种实现。

参照图2，LFSR可包括串联电连接的16个寄存器D1-D16。种子SEED可被输入至第一寄存器D1，每次启动时钟信号(未示出)时寄存器D1-D15中的每个可将存储值移位至下一个寄存器且最后的寄存 器D16可输出序列SQ。图2示例性地示出标记寄存器D16、D14、D13和D11的输出作为标记。标记可在通过XOR运算单元T1-T3的XOR运算后反馈至第一寄存器D1。LFSR可用于生成随机模式，例如，图1的第一随机模式RPT1和第二随机模式RPT2。每次启动时钟信号时，LFSR可根据存储在K个寄存器中的值生成K位随机模式，K个寄存器在LFSR中的总数为N的寄存器中选择。

包括总数为N的寄存器的LFSR可对应于下列特征多项式。

f(x)＝x^N+a_(N-1)x^(N-1)+a_(N-2)x^(N-2)+...+a₁x+1

在上述多项式中，系数a_i根据标记的位置可为0或1。例如，图2所示的LFSR可对应于下列特征多项式。

f(x)＝x¹⁶+x¹⁴+x¹³+x¹¹+1

图2所示的LFSR可对应于表示标记的位置的标记序列[16,14,13,11]。

序列SQ响应于时钟信号的启动从最后的寄存器D16输出，即LFSR的输出可重复预定周期。

当LFSR的特征多项式为本原多项式时，LFSR可输出具有最大长度的序列SQ。当包括N个寄存器的LFSR输出具有最大长度的序列SQ时，序列SQ的长度可以是2^N-1。换言之，当LFSR输出具有最大长度的序列SQ时，序列SQ可重复2^N-1的周期。序列SQ可被称为最大长度序列或M-序列。当N个寄存器具有除全部N个寄存器具有状态0外的2^N-1个状态时，M-序列可被输出。

例如，包括4个标记并输出M-序列的LFSR的标记级数可如下：

[16,15,13,4]、[16,15,12,10]、[16,15,12,1]、[16,15,10,4]、[16,15,9,6]、[16,15,9,4]、[16,15,7,2]、[16,15,4,2]、[16,14,13,11]、[16,14,13,5]、[16,14,12,7]、[16,14,11,7]、[16,14,9,7]、[16,14,9,4]、[16,14,8,3]、[16,13,12,11]、[16,13,12,7]、[16,13,11,6]、[16,13,9,6]、[16,13,6,4]、[16,12,9,7]、[16,12,9,6]、[16,11,10,5]、[16,11,9, 8]、[16,11,9,7]、[16,10,9,6]。

至于M-序列的典型特征，M-序列可具有2^N-1的最大周期，且M-序列可包括2^(N-1)个1和2^(N-1)-1个0。因此，从输出M-序列的LFSR中生成的随机模式可改善数据的随机性。

参照图1，第一随机模式生成单元111和第二随机模式生成单元121可以相同或不同。

根据实施例，第一LFSR 111和第二LFSR 121可对应于不同的特征多项式，在这种情况下，第一LFSR 111和第二LFSR 121可根据相同的种子SEED输出不同序列或不同随机模式RPT1和RPT2。

根据实施例，第一LFSR 111和第二LFSR 121的特征多项式的次数可以是分别输入至第一转化块110和第二转化块120的多个输入位组IBG1和IBG2的数量的倍数。第一LFSR 111和第二LFSR 121中的每个可总共包括N个寄存器，且N可以是多个输入位组IBG1和IBG2的数量的倍数。

根据实施例，第一LFSR 111和第二LFSR 121的每个特征多项式的次数可以是输入至数据处理电路100的多个输入位IBT的数量的倍数。例如，第一LFSR 111和第二LFSR 121中的每个可总共包括N个寄存器，且N可以是多个输入位IBT的数量的倍数。

根据实施例，第一LFSR 111和第二LFSR 121中的每个可输出M-序列。当第一LFSR 111和第二LFSR 121中的每个总共包括N个寄存器时，第一LFSR 111和第二LFSR 121可分别输出序列SQ或第一随机模式RPT1和第二随机模式RPT2。

图3是示例性说明根据本发明的实施例的图1的数据处理电路100的随机化和去随机化的框图。图3示例性地示出分别被分组为第一输入位组IBG1和第二输入位组IBG2的8位的输入位IBT中的上4位和下4位。

输入位IBT可被并行输入至数据处理电路100。第一输入位组IBG1和第二输入位组IBG2可分别被并行输入至第一转化块110和第二转化 块120。

第一LFSR 111和第二LFSR 121可根据由不同特征多项式产生的种子SEED生成不同的第一随机模式RPT1和第二随机模式RPT2。第一计算单元113可通过在第一输入位组IBG1和第一随机模式RPT1的对应位上执行XOR运算来生成第一输出位组OBG1，且基本上同时，第二计算单元123可通过在第二输入位组IBG2和第二随机模式RPT2的对应位上执行XOR运算来生成第二输出位组OBG2。

第一输出位组OBG1和第二输出位组OBG2可从第一转化块110和第二转化块120并行输出。包括第一输出位组OBG1和第二输出位组OBG2的输出位OBT可从数据处理电路100并行输出。

图4是示例性说明根据本发明的实施例的数据存储装置100的框图。

数据存储装置100可包括控制器200和非易失性存储器设备300。

控制器200可包括电连接且通过内部总线240彼此通信的处理器210、数据处理电路220和存储器230。

处理器210可控制数据存储装置10的一般操作。处理器210可控制控制器200的组件执行预定功能。处理器210可以响应于来自外部装置的写请求或读请求从而控制非易失性存储器设备300的写操作或读操作。

数据处理电路220可将待被存储在非易失性存储器设备300中的写位WB转化为被转化的写位RDWB，且可将从非易失性存储器设备300中读出的读位RDRB逆转化为被逆转化的读位RB。当被转化的写位RDWB具有与读位RDRB相同的值时，被逆转化的读位RB可具有与写位WB相同的值，这意味着，当写位WB被存储在非易失性存储器设备300中且然后从非易失性存储器设备300中读出时，写位WB可通过如上参照图1-3所述的转化过程被恢复为具有原始值。

数据处理电路220可包括多个转化块(未示出)。多个转化块可分 别并行地将包含在写位WB中的多个写位组转化为多个被转化的写位组，且可分别并行地输出多个被转化的写位组。被转化的写位RDWB可包括多个被转化的写位组。

进一步地，数据处理电路220可并行地将包含在读位RDRB中的多个读位组逆转化为多个被逆转化的读位组。被逆转化的读位RB可包括多个被逆转化的读位组。数据处理电路220可通过以与多个写位WB的转化过程大体上相同的方式执行多个读位RDRB的转化过程来将读位RDRB逆转化为多个被逆转化的读位RB。

数据处理电路220可与参照图1-3所述的数据处理电路100相同。在这种情况下，例如，写位WB和被转化的写位RDWB可以分别是参照图1-3所述的多个输入位IBT和多个输出位OBT。

被输入至数据处理电路220的种子可对应于非易失性存储器设备300的存储器区域，数据被存储在种子中或从种子中被读出。例如，根据非易失性存储器设备300的对应的存储器区域的地址偏移，种子可被提供给数据处理电路220。因此，对应于每个存储器区域的种子是固定的，且因此数据可通过相同的种子被恢复为具有原始值，数据被存储在相同的种子中且然后通过如上文参照图1-3所述的转化过程从非易失性存储器设备300的对应的存储器区域中读出。

存储器230可作为处理器210的工作存储器、缓冲存储器或缓存存储器。作为工作存储器的存储器230可存储用于驱动处理器210的软件程序和各种程序数据。作为缓冲存储器的存储器230可缓冲在外部装置和非易失性存储器设备300之间传输的数据。作为缓存存储器的存储器230可临时存储缓存数据。

非易失性存储器设备300可并行设置有多个被转化的写位RDWB并通过写操作存储多个被转化的写位RDWB。非易失性存储器设备300可读出存储在其中的如多个读位RDRB的多个被转化的写位RDWB并并行输出多个读位RDRB。非易失性存储器设备300可通过多个数据线 DL并行地将数据传输至控制器200并从控制器200接收数据。

虽然图4示出数据存储装置10包括一个非易失性存储器设备300的示例，但实施例不限于这种示例，且应该注意的是，数据存储装置10可包括多个非易失性存储器设备300。

根据实施例，数据处理电路220可被设置在非易失性存储器设备300中而不是控制器200中。在这种情况下，数据处理电路220可转化从控制器200传输的多个写位WB，且可将读位RDRB逆转化为被逆转化的读位RB并将被逆转化的读位RB传输至控制器200。

根据实施例，数据处理电路220可被集成在单独的芯片中且被设置在控制器200和非易失性存储器设备300之间，且可在控制器200和非易失性存储器设备300之间传输被转化/被逆转化的数据。

图5是示例性说明根据本发明的实施例的图4的数据存储装置10的操作的流程图。图5示出转化待被存储在非易失性存储器设备300中的数据的过程。

参照图4和图5，在步骤S110中，数据处理电路220可并行接收包含在多个写位WB中的多个写位组。多个写位WB可被并行输入数据处理电路220。

在步骤S120中，包含在数据处理电路220中的多个转化块可分别通过不同的随机模式并行地将多个写位组转化为被转化的写位组。

在步骤S130中，控制器120可并行地将多个被转化的写位组传输至非易失性存储器设备300。多个被转化的写位RDWB可包括多个被转化的写位组。

在步骤S140中，非易失性存储器设备300可通过写操作存储被转化的写位组。

图6是示例性说明根据本发明的实施例的图4的数据处理电路220的操作的流程图。图6示例性示出参照图5所述的步骤S120。

参照图4和图6，在步骤S111中，包含在数据处理电路220中的多个 随机模式生成单元可根据种子生成多个不同的随机模式。个随机模式生成单元可以是参照图1-3所述的随机模式生成单元111和121。

在步骤S112中，包含在数据处理电路220中的多个计算单元可在多个写位组和多个随机模式上执行逻辑运算，且生成多个被转化的写位组。多个计算单元可以是参照图1-3所述的计算单元113和123。

图7是示例性说明根据本发明的实施例的图4的数据存储装置10的操作的流程图。图7示出逆转化从非易失性存储器设备300读出的数据的过程。

参照图4和图7，在步骤S210中，非易失性存储器设备300可读出存储在其中的如多个读位组的多个被转化的写位组。多个读位RDRB可包括多个读位组。

在步骤S220中，非易失性存储器设备300可将多个读位组并行传输至控制器200。

在步骤S230中，包含在数据处理电路220中的多个转化块可分别并行地逆转化多个读位组以生成多个被逆转化的读位组。多个被逆转化的读位RB可包括多个被逆转化的读位组。

根据实施例，能够通过并行设置的多个转化块的数据处理有效改善待被存储在非易失性存储器设备300中的数据的随机性。因此，能够保护数据可靠性。而且，用于多个转化块的并行处理的数据处理电路220的硬件尺寸的增长率显著小于用于为了延长序列而增加LFSR的次数的硬件尺寸的增长率。因此，可以提供保持价格竞争力的优势。

虽然上文已经描述了多种实施例，但本领域技术人员应该理解的是所述实施例仅是示例。因此，此处所述的数据处理电路、包括数据处理电路的数据存储装置及其操作方法不应限于所述实施例。