半导体存储装置及存储系统的制作方法

本申请享有以日本专利申请2015-160623号(申请日：2015年8月17日)为基础申请的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及存储系统。

背景技术：

半导体存储装置已知有NAND型闪速存储器。

技术实现要素：

本发明的实施方式提供一种能提高处理能力的半导体存储装置及存储系统。

实施方式的存储系统具备半导体存储装置和控制器。半导体存储装置包括：第1存储单元阵列，包括第1存储单元组，所述第1存储单元组包含多个能够存储第1及第2比特的第1存储单元，能够存储与第1比特对应的第1页及与第2比特对应的第2页；第1读出放大器，连接于第1存储单元阵列；第1高速缓冲存储器，保存从控制器发送的第1及第2页的一个；第2高速缓冲存储器，连接于第1读出放大器，保存从第1高速缓冲存储器传送的第1页；以及第3高速缓冲存储器，连接于第1读出放大器，保存从第1高速缓冲存储器传送的第2页。控制器能够在发送与第1页对应的第1地址信号前，将与第2页对应的第2地址信号发送至半导体存储装置，也能够在发送与第2页对应的第2地址信号前，将与第1页对应的第1地址信号发送至半导体存储装置。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置的核心部的框图。

图4是第1实施方式的半导体存储装置的存储单元晶体管能够保存2比特的数据的情况下的阈值分布图。

图5是从第1实施方式的存储系统的控制器向半导体存储装置发送数据时的各种信号的时序图。

图6(a)～(d)是第1实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图7是表示第1实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图8(a)～(f)是第2实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图9是表示第2实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图10(a)～(c)是第3实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图11是表示第3实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图12(a)～(d)是第4实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图13是表示第4实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图14(a)、(b)是第5实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图15是表示第5实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图16(a)～(d)是第6实施方式的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图17是表示第6实施方式的半导体存储装置中的各种控制信号的逻辑状态的图。

图18是第1变化例的存储系统的框图。

图19(a)～(d)是第1变化例的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图20(a)～(d)是第2变化例的存储系统中进行数据写入时的各种信号的时序图，且为表示读出单元的数据保存状态的图。

图21是表示第2变化例的半导体存储装置中的各种控制信号的逻辑状态的图。

图22是表示第7实施方式的三维层叠型非易失性半导体存储装置的电路构成的框图。

图23是第7实施方式的存储单元阵列的框图。

图24是区块BLK0的电路图。其他区块BLK也具有相同的构成。

图25是NAND串的剖视图。

图26(a)表示第7实施方式的存储单元晶体管MT的阈值分布的初期状态。图26(b)表示下位比特写入结束后的第7实施方式的存储单元晶体管MT的阈值分布。图26(c)表示上位比特写入、或2比特编程结束后的第7实施方式的存储单元晶体管MT的阈值分布。

图27是第7实施方式的写入动作的流程图。

图28是第7实施方式的写入动作的具体例1。

图29是第7实施方式的写入动作的具体例2。

图30是第8实施方式的写入动作的流程图。

图31是第8实施方式的写入动作的具体例。

图32是第9实施方式的写入动作的流程图。

图33是第10实施方式的写入动作的流程图。

图34是表示第10实施方式的下位页数据的变化方法的图。

图35是表示第10实施方式的下位页数据的变化方法的图。

图36是表示第10实施方式的写入数据的处理方法的图。

具体实施方式

以下，参照附图来说明实施方式。进行该说明时，所有附图中对共通部分附加共通的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置及存储系统进行说明。以下，作为半导体存储装置列举在半导体衬底上二维配置存储单元晶体管的平面型NAND型闪速存储器为例进行说明。

1.1关于构成

1.1.1关于存储系统的全体构成

首先，使用图1来说明本实施方式的存储系统的全体构成。

如图所示，存储系统1具备例如多个NAND型闪速存储器100、1个控制器200、及1个主机设备300。图及以下的说明是基于NAND型闪速存储器100(100_0、100_1)为2个的例子。也可以将1个或3个以上的NAND型闪速存储器100连接于控制器200。

各个NAND型闪速存储器100具备多个存储单元晶体管，能够非易失性地存储数据。NAND型闪速存储器100通过NAND总线连接于控制器200，基于来自控制器200的命令而动作。即，各NAND型闪速存储器100和控制器200进行例如8比特的输入输出信号IO＜7：0＞的收发。输入输出信号IO＜7：0＞为例如指令、地址信号、数据。此外，NAND型闪速存储器100从控制器200接收控制信号，并发送状态编码信号。

控制信号包含芯片使能信号CEn0及CEn1、写入使能信号WEn、读取使能信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入保护信号WPn等。信号WEn、REn、CLE、ALE、及WPn由NAND型闪速存储器100_0及100_1接收。另一方面，信号CEn0由NAND型闪速存储器100_0接收，信号CEn1由NAND型闪速存储器100_1接收。

信号CEn(CEn0及CEn1)是用于使收到该信号的NAND型闪速存储器100变成使能状态的信号，以“L”电平激活。写入使能信号WEn是用于使收到该信号的NAND型闪速存储器100获取输入输出信号IO＜7：0＞的信号，以“L”电平激活。由此，WEn每跳转一次，NAND型闪速存储器100便获得一次输入输出信号IO＜7：0＞。信号REn是用于使收到该信号的NAND型闪速存储器100输出输入输出信号IO＜7：0＞的信号，以“L”电平激活。信号CLE是表示输入输出信号IO＜7：0＞为指令的信号，以“H”电平激活。信号ALE是表示输入输出信号IO＜7：0＞为地址信号的信号，以“H”电平激活。信号WPn是用于对收到该信号的NAND型闪速存储器100发出命令禁止获取输入输出信号IO＜7：0＞的信号，以“L”电平激活。

状态编码信号表示NAND型闪速存储器100的各种状态，包含就绪/忙碌信号RBn(RBn0及RBn1)。就绪/忙碌信号RBn是表示NAND型闪速存储器100是否为忙碌状态(不可从控制器200接收指令的状态还是可接收指令的状态)的信号，为忙碌状态时变成“L”电平。信号RBn0是从NAND型闪速存储器100_0输出，信号RBn1是从NAND型闪速存储器100_1输出。控制器200通过接收状态编码信号而能够获知各NAND型闪速存储器100的状态。

控制器200基于来自主机设备300的命令，命令NAND型闪速存储器100进行读出、写入、读出及删除等。

控制器200具备主机接口电路201、存储器(RAM)202、处理器(CPU)203、缓冲存储器204、NAND接口电路205、及ECC(error correction code)电路206。

主机接口电路201经由例如SD卡总线或PCIe总线等控制器总线连接于主机设备300，负责控制器200与主机设备300的通信。

NAND接口电路205经由NAND总线连接于各NAND型闪速存储器100，负责控制器200与NAND型闪速存储器100的通信。

CPU203控制控制器200的全体动作。

存储器202为例如DRAM(dynamic random access memory)等，作为CPU230的作业区域而使用。

缓冲存储器204暂时保存发送至NAND型闪速存储器100的数据、及从NAND型闪速存储器100发送来的数据。

ECC电路206使用错误订正码检测并订正数据的错误。

1.1.2关于半导体存储装置的构成

接着，使用图2来说明半导体存储装置的构成。

如图所示，NAND型闪速存储器100具备核心部110、周边电路部120。

核心部110包含存储单元阵列111、行解码器112、及读出单元113。另外，核心部110也可以包含多个存储单元阵列111。

存储单元阵列111具备多个存储单元晶体管，非易失性地存储数据。

行解码器112在例如数据写入及读出时对区块地址BLKADD或页地址PAGADD进行解码，选择成为对象的字线。

读出单元113基于列地址COLADD，在读出时输出存储单元阵列111选择的列的数据，在写入时将从数据缓冲器127传送的写入数据传送至存储单元阵列111。此外，读出单元113包含高速缓冲存储器、及读出放大器。高速缓冲存储器设有多个，暂时保存数据。读出放大器在数据读出时将从存储单元晶体管读出至位线的数据读出。此外，在数据写入时将写入数据传送至存储单元晶体管。

周边电路部120包含输入缓冲器121及122、输出缓冲器123及124、地址缓冲器125、指令解码器126、数据缓冲器127、选择器128、状态机129、及存储单元控制寄存器130。

输入缓冲器121连接于接收所述各种控制信号(芯片使能信号CEn、写入使能信号WEn、读取使能信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入保护信号WPn)的输入引脚。并且，输入缓冲器121基于接收的各种控制信号，控制输入缓冲器122、输出缓冲器123、指令解码器126、或数据缓冲器127。

输入缓冲器122连接于将输入输出信号IO＜7：0＞输入输出的输入输出引脚(端子)。输入缓冲器122基于输入缓冲器121的控制，将地址信号作为信号DIN发送至地址缓冲器125，将指令作为信号DIN发送至指令解码器126，并将数据作为信号DIN发送至数据缓冲器127。

输出缓冲器123连接于进行输入输出的输入输出引脚(端子)。输出缓冲器123基于输入缓冲器121的控制，将从存储单元阵列111读出的读出数据等作为输入输出信号IO＜7：0＞输出至控制器200。

输出缓冲器124连接于输出就绪/忙碌信号RBn的输出引脚。输出缓冲器124将从状态机129接收的就绪/忙碌信号RB作为就绪/忙碌信号RBn而发送至控制器200。

地址缓冲器125暂时保存经由输入缓冲器122而从控制器200接收的地址信号。并且，地址缓冲器125将行地址(区块地址BLKADD及/或页地址PAGADD)、列地址COLADD、信号PLN0_PG2、信号PLN1_PG2、信号DoPLN0、及信号DoPLN1发送至存储单元控制寄存器130。信号PLN0_PG2、信号PLN1_PG2、信号DoPLN0、及信号DoPLN1是用于根据地址信号而指定读出单元113内成为对象的高速缓冲存储器的控制信号，详细说明将在下文叙述。

另外，页地址PAGADD也可以包含与例如字线WL、奇数/偶数位线E/O、串地址、或下位页/中间页/上位页(L/M/U)等相关的信息。

关于页地址的构成，例如记载于“非易失性半导体存储装置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”这一2013年3月4日申请的美国专利申请13/784,753号。本专利申请的全部内容以参照的方式引用于本申请的说明书中。

指令解码器126对从输入缓冲器121接收的各种指令进行解码。并且，指令解码器126基于解码结果将信号CMD_TC2发送至存储单元控制寄存器130。信号CMD_TC2是用于在读出单元113内命令高速缓冲存储器间传送数据的控制信号。此外，指令解码器126将解码的结果发送至状态机129。

数据缓冲器127暂时保存从控制器200接收的数据(写入数据)。并且，数据缓冲器127经由选择器128向读出单元113发送数据。

选择器128决定双向总线YIO的数据方向，将写入数据从数据缓冲器127向读出单元113传送数据，将读出数据从读出单元113传送至输出缓冲器123。

状态机129根据指令解码器126的解码结果，负责写入、读出、删除等动作。并且，状态机129将控制信号发送至存储单元控制寄存器130，并根据核心部110的动作状况将就绪/忙碌信号RB发送至输出缓冲器124。

存储单元控制寄存器130将从地址缓冲器125接收的行地址(区块地址BLKADD及/或页地址PAGADD)及列地址COLADD，分别发送至行解码器112及读出单元113。此外，存储单元控制寄存器130将从地址缓冲器125、指令解码器126、及状态机129接收的控制信号发送至读出单元113。

另外，在图2中以带箭头的线表示各区块间的连接的一部分，但区块间的连接并不限定于此。

1.1.3关于核心部的构成

接下来，使用图3来说明核心部110的构成。图3的例子中，对核心部包含2个存储单元阵列111的情况进行说明。

如图所示，核心部110包含2个片(plane)PLN0及PLN1。片PLN是向存储单元晶体管写入数据、及从存储单元晶体管MT读出数据的单元(unit)。片PLN0及PLN1能够相互独立地动作，而且也能同时动作。另外，片PLN并不限定于2个，可以是1个，也可以是3个以上。

各片PLN包含存储单元阵列111及行解码器112。以下将片PLN0的存储单元阵列表述为111_0，将行解码器表述为112_0。将片PLN1的存储单元阵列表述为111_1，将行解码器表述为112_1。此外，各片PLN分别连接于读出单元113。

存储单元阵列111包含作为多个非易失性存储单元晶体管的集合的多个区块BLK。例如存储单元晶体管MT保存的数据是以区块BLK单位被删除。以下，将片PLN0的区块BLK表述为BLKm_0(m为0以上的整数)，将片PLN1的区块BLK表述为BLKm_1。另外，各片PLN中的区块BLK也可以不同，且个数并无限定。

各个区块BLK具备由存储单元晶体管串联连接而成的多个NAND串114。各个NAND串114包含例如16个存储单元晶体管MT(MT0～MT15)、以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极和电荷储存层，非易失性地保存数据。另外，存储单元晶体管MT可以是电荷储存层使用绝缘膜的MONOS型，也可以是电荷储存层使用导电膜的FG型。而且，存储单元晶体管MT的个数并不限于16个，可以是8个或32个、64个、128个等，其个数并无限定。

存储单元晶体管MT0～MT15的电流路径为串联连接。该串联连接的一端侧的存储单元晶体管MT0的漏极连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT15的源极连接于选择晶体管ST2的漏极。

同一区块BLK内的选择晶体管ST1的栅极共通连接于同一选择栅线SGD。同样地，同一区块BLK内的选择晶体管ST2的栅极共通连接于同一选择栅线SGS。

此外，区块BLK内的各NAND串114的存储单元晶体管MT的控制栅极分别共通连接于不同的字线WL0～WL15。

此外，各片PLN中，同一列的NAND串114的选择晶体管ST1的漏极共通连接于任一位线BL。即，位线BL在多个区块BLK间将NAND串114共通连接。以下，将片PLN0的位线BL表述为BLk_0(k为0以上的整数)，将片PLN1的位线BL表述为BLk_1。另外，片0和片1中的位线BL的根数也可以不同，根数并无限定。

此外，片PLN内的各区块BLK内的选择晶体管ST2的源极共通连接于源极线SL。另外，片PLN0及PLN1的源极线SL为共通连接，可以连接于未图示的源极线驱动器，也可以每个片PLN连接于不同的源极线驱动器。

另外，本例中以存储单元晶体管MT在半导体衬底上二维配置的情况为例进行说明，但也可以是在半导体衬底上方三维层叠的情况。

关于三维层叠型NAND型闪速存储器的存储单元阵列111的构成，例如记载于“三维层叠非易失性半导体存储器”这一2009年3月19日申请的美国专利申请12/407,403号。此外，记载于“三维层叠非易失性半导体存储器”这一2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日申请的美国专利申请12/679,991号、“半导体存储器及其制造方法”这一2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的全部内容以参照的方式引用于本申请的说明书。

而且，数据的删除范围并不限定于1个区块BLK，可以将多个区块BLK统括地删除，也可以将1个区块BLK内的一部分区域统括地删除。

关于数据的删除，例如记载于“非易失性半导体存储装置”这一2010年1月27日申请的美国专利申请12/694,690号。此外，记载于“非易失性半导体存储装置”这一2011年9月18日申请的美国专利申请13/235,389号。这些专利申请的全部内容以参照的方式引用于本申请的说明书。

接下来，对读出单元113的构成进行说明。

读出单元113对应于各片PLN而具备读出放大器115(115_0及115_1)、第1高速缓冲存储器(XDL)116(116_0及116_1)、第2高速缓冲存储器(ADL)117(117_0及117_1)、及第3高速缓冲存储器(BDL)118(118_0及118_1)。另外，对应于各片PLN的高速缓冲存储器的个数能够任意地设定，例如可以根据存储单元晶体管MT保存的数据的比特数而不同。

读出放大器115连接于对应的片PLN内的各位线BL、及内部总线119(119_0及119_1)。写入时读出放大器115将从内部总线119输入的数据、更具体来说例如保存于第2高速缓冲存储器117及/或第3高速缓冲存储器118的数据输出至位线BL。此外，读出放大器115将读出时从位线BL读出的数据输出至内部总线119。以下，将读出放大器115从1个片PLN统括地进行读出及写入的数据称为“页”。由此，写入及读出时连接于选择字线WL及选择位线BL的多个存储单元晶体管MT变成构成1个页的存储单元组。另外，本实施方式是对每个片PLN设置读出放大器115，但也可以设置1个对各片PLN共通的读出放大器115。

第1至第3高速缓冲存储器116～118是以读出放大器115统括地进行写入及读出所必需的字节数构成，例如能够保存1页16K字节的数据。另外，16K字节准确来说是16384字节。并且，第1至第3高速缓冲存储器116～118也可以构成为在16K字节外还包含剩余区域、例如512字节。

第1高速缓冲存储器116连接于内部总线119和双向总线YIO。并且，写入时第1高速缓冲存储器116储存经由双向总线YIO接收的写入数据。读出单元113根据来自存储单元控制寄存器130的控制信号，将储存于第1高速缓冲存储器116的数据传送至第2高速缓冲存储器117或第3高速缓冲存储器118。此外，读出时第1高速缓冲存储器116储存经由内部总线119接收的读出数据。并且，读出单元113根据来自存储单元控制寄存器130的控制信号，将储存于第1高速缓冲存储器116的数据经由双向总线YIO发送至输出缓冲器123。

第2高速缓冲存储器117连接于内部总线119，在内部储存接收的数据。根据来自存储单元控制寄存器130的控制信号，在读出放大器115、第1高速缓冲存储器116、或第3高速缓冲存储器118之间收发储存于第2高速缓冲存储器117的数据。第3高速缓冲存储器118也相同。

1.2关于存储单元晶体管的阈值分布

接下来，针对存储单元晶体管MT能获得的阈值分布，使用图4对例如能够保存2比特的数据的情况进行说明。以下，在本实施方式中说明存储单元晶体管MT能够保存2比特的数据的情况，但也可以是1比特或者3比特以上，能够保存的比特数并无限定。

如图所示，各存储单元晶体管MT的阈值电压能够保存上位(upper)比特(或上位数据)及下位(lower)比特(下位数据)形成的2比特数据、即“11”、“01”、“00”、及“10”数据。

“11”数据的阈值电压为“E”电平，为低于电压VA的值。

“01”、“00”、及“10”数据的阈值电压分别为“A”、“B”、及“C”电平。并且，所述多个阈值电压存在“E”电平＜“A”电平＜“B”电平＜“C”电平的关系。“A”电平是电压VA以上且未达电压VB的电压，“B”电平是电压VB以上且未达电压CV的电压，“C”电平是电压VC以上的电压。另外，各数据和阈值电平的关系并不限定于所述关系，能够适当地进行变更。

在存储单元晶体管MT保存着2比特的数据的情况下，对1个页分配与上位比特对应的数据及与下位比特对应的数据。以下，将统括地进行下位比特的数据写入或读出的页称为第1页，将统括地进行上位比特的数据写入或读出的页称为第2页。

1.3关于写入动作

接下来，着眼于本实施方式的写入动作，尤其是片PLN0及PLN1中同时写入第1页及第2页(以下称为“全序列”)的情况进行说明。以下，将对片PLN0及PLN1以全序列同时写入的情况称为“多片编程”。

在执行全序列的情况下，控制器200例如逐个页地将数据发送至NAND型闪速存储器100。因此，多片编程中需要4个页(片PLN0的第1及第2页、以及片PLN1的第1及第2页)的数据，所以控制器200进行4次数据发送。NAND型闪速存储器100将接收的4个页的数据暂时储存于成为对象的高速缓冲存储器后，执行向存储单元阵列111的写入。更具体来说，NAND型闪速存储器100将片PLN0的第1及第2页的数据储存于第2高速缓冲存储器117_0及第3高速缓冲存储器118_0，将片PLN1的第1及第2页的数据储存于第2高速缓冲存储器117_1及第3高速缓冲存储器118_1后，开始向片PLN0及PLN1的存储单元阵列111_0及111_1的写入。

另外，写入动作可以对第1页及第2页分别执行，也可以对每个片PLN分别执行。

1.3.1关于写入数据发送时的控制器200的动作

首先，使用图5来说明写入数据发送时的控制器200的动作。图5的例子表示如下情况：控制器200以向NAND型闪速存储器100发送1个页的数据，并将该数据储存于第2高速缓冲存储器117或第3高速缓冲存储器118的方式发出命令。

如图所示，首先，控制器200在动作前将芯片使能信号CEn设为“L”电平，将写入保护信号WPn设为“H”电平。

接下来，在时刻t1，控制器200将指令“C1”输出至NAND型闪速存储器100，且激活指令锁存使能信号CLE(“H”电平)。指令“C1”是通知发送地址信号及/或写入数据的指令。

接下来，在时刻t2～t6，控制器200输出地址信号“A1”～“A5”，且激活地址锁存使能信号ALE(“H”电平)。地址信号包含列地址COLADD、行地址(BLKADD、PAGADD)、及表示第1页或第2页的信息。另外，图5的例子中，将地址信号发送5个循环，但并不限定于此。只要是用于发送地址信号必需的循环数即可。

接下来，在时刻t7～t9，控制器200输出数据“D0”～“Dn”(n为0以上的整数)。

接下来，在时刻t10，控制器200输出例如指令“TC2”，且激活指令锁存使能信号CLE。指令“TC2”是如下指令：由地址信号指定的片PLN中，将储存于第1高速缓冲存储器116的数据传送至第2高速缓冲存储器117或第3高速缓冲存储器118。所述指令、地址信号、及数据是写入使能信号WEn每跳转一次，便被NAND型闪速存储器100的输入缓冲器122获取一次。

接下来，在时刻t11～t12之间，NAND型闪速存储器100响应指令“TC2”将数据储存于第1高速缓冲存储器116后，传送至与地址信号相应的第2高速缓冲存储器117或第3高速缓冲存储器118。更具体来说，在NAND型闪速存储器100内，地址缓冲器125根据地址信号将信号PLN0_PG2、信号PLN1_PG2、信号DoPLN0、及信号DoPLN1经由存储单元控制寄存器130而发送至读出单元113。信号PLN0_PG2及信号PLN1_PG2在地址信号表示片PLN0或片PLN1的第2页的情况下分别被设为“H”电平。信号DoPLN0及信号DoPLN1是表示被选择的片PLN的信号，在选择片PLN0的情况下，信号DoPLN0被设为“H”电平，在选择片PLN1的情况下，信号DoPLN1被设为“H”电平。此外，指令解码器126根据指令“TC2”将信号CMD_TC2经由存储单元控制寄存器130而发送至读出单元113。信号CMD_TC2在从控制器200接收到指令“TC2”的情况下被设为“H”电平。由此，NAND型闪速存储器100若接收指令“TC2”，便将信号CMD_TC2设为“H”电平。并且，在读出单元113中，根据信号CMD_TC2(“H”电平)，将由信号DoPLN0及信号DoPLN1指定的片PLN的第1高速缓冲存储器116的数据，传送至由信号PLN0_PG2及信号PLN1_PG2指定的2个高速缓冲存储器117或第3高速缓冲存储器118。

在此期间，NAND型闪速存储器100变成忙碌状态，状态机129将表示忙碌状态的就绪/忙碌信号RBn设为“L”电平，并发送至控制器200。以下，将与指令“TC2”相应的忙碌状态的期间设为tBUSY1。

若向第2高速缓冲存储器117或第3高速缓冲存储器118的数据传送结束，NAND型闪速存储器100变成就绪状态，状态机129将就绪/忙碌信号RB恢复成“H”电平。

1.3.2关于多片编程

接下来，针对多片编程，着眼于尤其第1至第3高速缓冲存储器116～118的数据保存状态，使用图6及图7进行说明。在图6的例子中，关于控制器200发送的信号仅表示输入输出信号IO＜7：0＞(指令、地址信号、数据)。

此外，图7表示图6中的4次写入数据接收时，从地址缓冲器125及指令解码器126经由存储单元控制寄存器130发送至读出单元113的控制信号的逻辑状态。

如图6所示，首先，在第1次数据发送(图6的参照符号(a))中，控制器200发送指令“C1”、表示片PLN1的第1页的地址信号“Address1_1”、片PLN1的第1数据“Data1_1”、指令“DC3”。指令“DC3”是命令向被选择的片PLN的第1高速缓冲存储器116储存数据的指令。NAND型闪速存储器100若接收指令“DC3”则向由之前刚接收的地址信号指定的片PLN所对应的第1高速缓冲存储器116储存数据。地址信号包含表示第1页或第2页的信息，在接收指令“DC3”的情况下，NAND型闪速存储器100保留向第2高速缓冲存储器117或第3高速缓冲存储器118的数据传送。

如图7所示，在NAND型闪速存储器100中，第1次数据接收后(图6及图7的参照符号(1))表示保留状态，因此对应于地址信号“Address1_1”而将信号DoPLN1设为“H”电平。信号DoPLN1在数据传送至第2高速缓冲存储器117之前维持“H”电平。具体来说，例如在存储单元控制寄存器130中保持“H”电平状态。此外，此时信号DoPLN0、信号PLN0_PG2、信号PLN1_PG2、及信号CMD_TC2设为“L”电平。

结果，读出单元113在片PLN1的第1高速缓冲存储器116_1储存第1数据“Data1_1”。以下，将与指令“DC3”相应的忙碌状态的期间设为tBUSY2。若比较期间tBUSY1和期间tBUSY2，由于没有数据传送，因此期间tBUSY2的处理时间变短。另外，由于期间tBUSY2的时间短，因此也可以省略将就绪/忙碌信号RBn设为“L”电平的动作。

接下来，在第2次数据发送(图6的参照符号(b))中，控制器200发送指令“C1”、表示片PLN0的第1页的地址信号“Address1_0”、片PLN0的第1数据“Data1_0”、指令“TC2”。

在第2次数据接收后(图6及图7的参照符号(2))，对应于地址信号“Address1_0”而将信号DoPLN0设为“H”电平，对应于指令“TC2”而将信号CMD_TC2设为“H”电平。此外，信号DoPLN1在第1次数据接收后维持“H”电平。

读出单元113首先向片PLN0的第1高速缓冲存储器116_0储存第1数据“Data1_0”。并且，由于信号DoPLN0及信号DoPLN1为“H”电平且信号PLN0_PG2及信号PLN1_PG2为“L”电平，因此读出单元113根据信号CMD_TC2的“H”电平将第1高速缓冲存储器116_0的数据“Data1_0”及第1高速缓冲存储器116_1的数据“Data1_1”，分别传送至第2高速缓冲存储器117_0及117_1。

接下来，在第3次数据发送(图6的参照符号(c))中，控制器200发送指令“C1”、表示片PLN0的第2页的地址信号“Address2_0”、片PLN0的第2数据“Data2_0”、指令“DC3”。

在第3次数据接收后(图6及图7的参照符号(3))，对应于地址信号“Address2_0”而将信号DoPLN0及信号PLN0_PG2设为“H”电平，且在将数据传送至第3高速缓冲存储器118_0之前维持该状态。

读出单元113向片PLN0的第1高速缓冲存储器116_0储存第2数据“Data2_0”。

接下来，在第4次数据发送(图6的参照符号(d))中，控制器200发送指令“C1”、表示片PLN1的第2页的地址信号“Address2_1”、片PLN1的第2数据“Data2_1”、指令“C4”。指令“C4”是命令向存储单元阵列111进行写入的指令。

在第4次数据接收后(图6及图7的参照符号(4))，对应于地址信号“Address2_1”而将信号DoPLN1及信号PLN1_PG2设为“H”电平。

读出单元113首先向片PLN1的第1高速缓冲存储器116_1储存第2数据“Data2_1”。接着，由于信号DoPLN0、信号DoPLN1、信号PLN0_PG2、及信号PLN1_PG2为“H”电平，因此读出单元113将第1高速缓冲存储器116_0的数据“Data2_0”、及第1高速缓冲存储器116_1的数据“Data2_1”，分别传送至第3高速缓冲存储器118_0及118_1。然后，NAND型闪速存储器100将储存于第2高速缓冲存储器117及第3高速缓冲存储器118的数据，以全序列写入存储单元阵列111。以下，将与指令“C4”相应的忙碌状态的期间设为tPROG。期间tPROG由于还包含向存储单元阵列111写入的动作，因此处理时间比期间tBUSY1长。由此，若比较期间tPROG、期间tBUSY1和期间tBUSY2，为tPROG＞tBUSY1＞tBUSY2的关系。

另外，在本实施方式中，控制器200按照片PLN1的第1页、片PLN0的第1页、片PLN0的第2页、片PLN1的第2页的顺序发送数据，但发送的顺序可以任意地变更。

此外，在第1次及第3次数据发送中，控制器200是发送指令“DC3”而不向第2高速缓冲存储器117、或第3高速缓冲存储器118传送数据，但也可以发送指令“TC2”而传送数据。

1.4关于本实施方式的效果

本实施方式的构成能够提升处理能力。以下，说明本效果。

以全序列进行写入动作时，若控制器200向NAND型闪速存储器100发送数据的顺序固定，例如控制器200需要将从主机设备接收的数据暂时保存于内部，并对照数据发送顺序将保存的数据发送至NAND型闪速存储器100。由此，控制器200从接收数据到开始发送为止的时间，有页数越增加则越长的趋势。例如在通过多片编程增加了片数的情况下，或存储单元晶体管MT能够保存的比特数增加的情况下等，由于页数增加，因此有开始时间变长的趋势。此外，控制器200需要在控制器200内确保存储区域以便能够保存成为写入对象的所有页的数据。

相对于此，本实施方式的构成中，控制器200能够任意地决定数据发送顺序。此外，NAND型闪速存储器100能够根据来自控制器200的命令，向第2及第3高速缓冲存储器117及118传送数据。因此，例如控制器200能够将从主机设备接收的数据按照接收顺序发送至NAND型闪速存储器100。由此，控制器200能够缩短从接收数据到开始发送为止的时间，从而能够提升处理能力。

此外，在本实施方式的构成中，控制器200能够任意地决定从第1高速缓冲存储器116向第2高速缓冲存储器117或第3高速缓冲存储器118传送数据的时序。因此，例如能够使数据的发送顺序和高速缓冲存储器间的数据传送的时序最佳化，从而缩短处理时间。由此，能够提升处理能力。具体来说，例如通过向片PLN0的第1高速缓冲存储器116_0和片PLN1的第1高速缓冲存储器116_1两者储存数据后，再统括地传送数据，相比分别传送数据情况，能够缩短处理时间。

此外，在本实施方式的构成中，控制器200能够按照接收顺序向NAND型闪速存储器100发送数据。由此，控制器200内无须确保存储区域以便能够保存成为写入对象的所有页的数据，从而可减少存储区域。因此，能够缩小控制器200的电路面积。

此外，在本实施方式的构成中，半导体存储装置能够以任意顺序向读出单元113内储存数据，因此能够维持数据的处理自由度，从而能够提升便利性。由此，能够改善存储系统全体的处理效率。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置及存储系统进行说明。本实施方式表示了如下情况：针对第1实施方式中，从第1高速缓冲存储器116向第2高速缓冲存储器117或第3高速缓冲存储器118传送数据时，已储存于高速缓冲存储器的数据，进行重写或数据逻辑和(OR)运算，然后再次储存数据。以下，只对和第1实施方式不同的方面进行说明。

2.1关于存储系统的全体构成

对本实施方式的存储系统的构成进行说明。与第1实施方式不同的方面为，追加从控制器200发送至NAND型闪速存储器100的指令“TC5”、以及对应于指令“TC5”而从指令解码器126经由存储单元控制寄存器130被发送至读出单元113的信号CMD_TC5。指令“TC5”是如下指令：将储存于第1高速缓冲存储器116的数据传送至第2高速缓冲存储器117或第3高速缓冲存储器118时，先和储存于第2高速缓冲存储器117或第3高速缓冲存储器118的数据进行OR运算。信号CMD_TC5在从控制器200接收指令“TC5”的情况下被设为“H”电平。

2.2关于写入动作

使用图8及图9来说明本实施方式的写入动作。在本实施方式中，以多片编程为例，说明如下情况：在片PLN0进行第1次的第1页的数据和第2次的第1页的数据的OR运算，在片PLN1对第1次的第1页的数据重写第2次的第1页的数据。

如图8所示，首先，在第1次数据发送(图8的参照符号(a))中，控制器200发送指令“C1”、地址信号“Address1_0”、片PLN0的第1数据“Data1_0”、指令“TC2”。

在第1次数据接收后(图8及图9的参照符号(1))，对应于地址信号“Address1_0”而将信号DoPLN0设为“H”电平。此外，对应于指令“TC2”而将信号CMD_TC2设为“H”电平。

读出单元113向第1高速缓冲存储器116_0储存第1数据“Data1_0”。并且，由于信号DoPLN0为“H”电平且信号PLN0_PG2为“L”电平，因此读出单元113根据信号CMD_TC2而将第1高速缓冲存储器116_0的数据“Data1_0”传送至第2高速缓冲存储器117_0。

接下来，在第2次数据发送(图8的参照符号(b))中，控制器200发送指令“C1”、地址信号“Address1_0”、片PLN0的第1数据“Data1a_0”、指令“TC5”。以下，将与指令“TC5”相应的忙碌状态的期间设为tBUSY3。若和期间tBUSY1比较，受到OR运算的影响，处理时间和期间tBUSY1同等或者比期间tBUSY1长。

在第2次数据接收后(图8及图9的参照符号(2))，对应于地址信号“Address1_0”而将信号DoPLN0设为“H”电平，对应于指令“TC5”而将信号CMD_TC5设为“H”电平。

读出单元113首先向第1高速缓冲存储器116_0储存第1数据“Data1a_0”。并且，由于信号DoPLN0为“H”电平且信号PLN0_PG2为“L”电平，因此读出单元113根据信号CMD_TC5进行第1高速缓冲存储器116_0的数据“Data1a_0”和第2高速缓冲存储器117_0的数据“Data1_0”的OR运算，并将运算结果(“1_0+1a_0”)储存于第2高速缓冲存储器117_0。

例如数据“Data1_0”在编号0至编号127为“1”或“0”的任意值(真实数据)，编号128以后ALL“0”，数据“Data1a_0”在编号0至编号127为ALL“0”，编号128以后为“1”或“0”的任意值。这种情况下，读出单元113根据来自控制器200的命令，进行数据“Data1_0”和数据“Data1a_0”的OR运算，构成1页的数据“1_0+1a_0”。

接下来，在第3次数据发送(图8的参照符号(c))中，控制器200发送指令“C1”、地址信号“Address1_1”、片PLN1的第1数据“Data1_1”、指令“TC2”。

在第3次数据接收后(图8及图9的参照符号(3))，对应于地址信号“Address1_1”而将信号DoPLN1设为“H”电平。此外，对应于指令“TC2”而将信号CMD_TC2设为“H”电平。

读出单元113向第1高速缓冲存储器116_1储存第1数据“Data1_1”。并且，由于信号DoPLN1为“H”电平且信号PLN1_PG2为“L”电平，因此读出单元113根据信号CMD_TC2将第1高速缓冲存储器116_1的数据“Data1_1”传送至第2高速缓冲存储器117_1。

接下来，在第4次数据发送(图8的参照符号(d))中，控制器200发送指令“C1”、地址信号“Address2_0”、片PLN0的第2数据“Data2_0”、指令“TC2”。

在第4次数据接收后(图8及图9的参照符号(4))，对应于地址信号“Address2_0”而将信号DoPLN0及信号PLN0_PG2设为“H”电平。此外，对应于指令“TC2”而将信号CMD_TC2设为“H”电平。

读出单元113向第1高速缓冲存储器116_0储存第2数据“Data2_0”。并且，由于信号DoPLN0为“H”电平且信号PLN0_PG2为“H”电平，因此读出单元113根据信号CMD_TC2将第1高速缓冲存储器116_0的数据“Data2_0”传送至第3高速缓冲存储器118_0。

接下来，在第5次数据发送(图8的参照符号(e))中，控制器200发送指令“C1”、地址信号“Address1_1”、片PLN1的第1数据“Data1a_1”、指令“TC2”。

在第5次数据接收后(图8及图9的参照符号(5))，对应于地址信号“Address1_1”而将信号DoPLN1设为“H”电平。此外，对应于指令“TC2”而将信号CMD_TC2设为“H”电平。

读出单元113向第1高速缓冲存储器116_1储存第1数据“Data1a_1”。并且，由于信号DoPLN1为“H”电平且信号PLN1_PG2为“L”电平，因此读出单元113根据信号CMD_TC2将第1高速缓冲存储器116_1的数据“Data1a_1”传送至第2高速缓冲存储器117_1(进行重写)。

接下来，在第6次数据发送(图8的参照符号(f))中，控制器200发送指令“C1”、地址信号“Address2_1”、片PLN1的第2数据“Data2_1”、指令“C4”。

在第6次数据接收后(图8及图9的参照符号(6))，对应于地址信号“Address2_1”而将信号DoPLN1及信号PLN1_PG2设为“H”电平。

读出单元113首先向片PLN1的第1高速缓冲存储器116_1储存第2数据“Data2_1”。接着，由于信号DoPLN1及信号PLN1_PG2为“H”电平，因此读出单元113将第1高速缓冲存储器116_1的数据“Data2_1”传送至第3高速缓冲存储器118_1。然后，NAND型闪速存储器100将储存于第2高速缓冲存储器117及第3高速缓冲存储器118的数据，以全序列写入存储单元阵列111。

2.3关于本实施方式的效果

根据本实施方式的构成，能够与第1实施方式同样地提升处理能力。

而且，在本实施方式的构成中，从第1高速缓冲存储器116向第2高速缓冲存储器117或第3高速缓冲存储器118传送至数据时，能够先和储存于第2高速缓冲存储器117或第3高速缓冲存储器118的数据进行OR运算。由此，能够进一步提升处理能力。以下，具体说明本效果。

例如，在已储存于第2高速缓冲存储器117的数据产生追加数据，而在控制器200内对此进行OR运算的情况下，控制器200需要将先储存于第2高速缓冲存储器117的已输入数据暂时读入控制器200内，和追加数据进行OR运算后再次发送至NAND型闪速存储器100。更具体来说，需要按照以下顺序进行：(1)从第2高速缓冲存储器117向第1高速缓冲存储器116传送已输入数据；(2)从NAND型闪速存储器100向控制器200发送已输入数据；(3)在控制器200内实施已输入数据和追加数据的OR运算；(4)从控制器200向NAND型闪速存储器100发送运算后的数据；(5)从第1高速缓冲存储器向第2高速缓冲存储器117传送运算后的数据。

相对于此，在本实施方式的构成中，通过在将追加数据从第1高速缓冲存储器116向第2高速缓冲存储器117传送时进行OR运算，能够进行与所述顺序(1)～(5)同等的作业。由此，能够缩短需要OR运算时的处理时间，从而能够提升处理能力。

而且，在本实施方式的构成中，由于能够在读出单元113内进行数据的OR运算，因此能够将1页的数据分成多次进行传送。例如对于1页16K字节的数据长，控制器200能够分成4次发送，每次发送4K字节的数据。由此，相比于从控制器200向NAND型闪速存储器100一次能够发送的数据长，能够增大NAND型闪速存储器100的每1页的数据长。由此，能够无关于从控制器200能发送的数据量而增加NAND型闪速存储器100的存储容量。

而且，在本实施方式的构成中，能够对已储存有数据的第2高速缓冲存储器117或第3高速缓冲存储器118进行数据重写处理。由此能够提升处理能力。以下，具体说明本效果。

例如以全序列进行写入动作时，假设从控制器200向NAND型闪速存储器100发送数据的顺序固定。这种情况下，例如在需要将储存于第2高速缓冲存储器117的数据重写时，控制器200需要暂时将储存于读出单元113内的数据全部读入控制器200内，进行数据重写后再从开头重新发送数据。

相对于此，在本实施方式的构成中，由于控制器200向NAND型闪速存储器100发送数据的顺序不固定，因此对于已储存有数据的例如第2高速缓冲存储器117，能够直接进行其他数据的重写处理。由此，无须将保存于读出单元113内的数据再次读入控制器200内，且无须从开头重新发送数据，因此能够缩短需要重写时的处理时间，从而能够提升处理能力。

另外，在本实施方式中，说明的是进行OR运算的情况，但也可以进行逻辑积(AND)运算、互斥逻辑积(NAND)运算、互斥逻辑和(NOR)运算等其他逻辑运算。该情况下，也可以追加与指令“TC5”及信号CMD_TC5不同的其他指令及信号。

3.第3实施方式

接下来，对第3实施方式的半导体存储装置及存储系统进行说明。本实施方式表示如下情况：在第1及第2实施方式中执行多片编程时没有第1或第2页的数据。以下，只对与第1实施方式不同的方面进行说明。

3.1关于存储系统的全体构成

对本实施方式的存储系统的构成进行说明。与第1实施方式不同的方面在于，追加从控制器200发送至NAND型闪速存储器100的指令“TC9”、及对应于指令“TC9”从指令解码器126经由存储单元控制寄存器130而发送至读出单元113的信号CMD_TC9。指令“TC9”是使未被选择的片PLN的第1高速缓冲存储器116的数据初始化(例如ALL“1”)而传送的指令。信号CMD_TC9在从控制器200接收指令“TC9”的情况下被设为“H”电平。

3.2关于写入动作

使用图10及图11对本实施方式的写入动作进行说明。在本实施方式中，以多片编程为例，说明没有片PLN1的第1页的数据的情况。

如图10所示，首先，在第1次数据发送(图10的参照符号(a))中，控制器200发送指令“C1”、地址信号“Address1_0”、数据“Data1_0”、指令“TC9”。

在NAND型闪速存储器100中，在第1次数据接收后(图10及图11的参照符号(1))，对应于地址信号“Address1_0”而将信号DoPLN0设为“H”电平。此外，对应于指令“TC9”而将信号CMD_TC9设为“H”电平。

读出单元113向片PLN0的第1高速缓冲存储器116_0储存1数据“Data1_0”后，传送至第2高速缓冲存储器117_0。此外，读出单元113根据信号CMD_TC9使第1高速缓冲存储器116_1初始化(ALL“1”)，并向第2高速缓冲存储器117_1传送初始化数据(ALL“1”)。以下，将与指令“TC9”相应的忙碌状态的期间设为tBUSY4。期间tBUSY4内向第1高速缓冲存储器传送输入或初始化的数据，因此处理时间和期间tBUSY1大体相同。

接下来，在第2次数据接收后(图10及图11的参照符号(2))，读出单元113向第1高速缓冲存储器116_0储存第2数据“Data2_0”。

接下来，在第3次数据发送(图10的参照符号(c))中，控制器200发送指令“C1”、地址信号“Address2_1”、数据“Data2_1”、指令“C4”。

在第3次数据接收后(图10及图11的参照符号(3))，根据地址信号“Address2_1”而将信号DoPLN1及信号PLN1_PG2设为“H”电平。此外，信号DoPLN0及信号PLN0_PG2维持第2次数据接收后的状态，被设为“H”电平。

读出单元113首先向第1高速缓冲存储器116_1储存数据“Data2_1”。然后，读出单元113将储存于第1高速缓冲存储器116_0及第1高速缓冲存储器116_1的数据“Data2_0”及数据“Data2_1”，传送至第3高速缓冲存储器118_0及118_1。然后，NAND型闪速存储器100将第2高速缓冲存储器117及第3高速缓冲存储器118的数据写入存储单元阵列111。

另外，对根据指令TC9在未被选择的片PLN中使第1高速缓冲存储器116初始化而传送的情况进行了说明，但也可以在最初的写入数据接收前使第1至第3高速缓冲存储器116～118全部初始化。该情况下，无需未被选择的片PLN的初始化数据的传送处理，因此也可以省略指令“TC9”。此外，对使未被选择的片PLN的第1高速缓冲存储器初始化的情况进行了说明，但也可以根据来自控制器200的命令，选择使第1高速缓冲存储器初始化的片PLN。

3.3关于本实施方式的效果

根据本实施方式的构成，能够与第1实施方式同样地提升处理能力。

而且，在本实施方式的构成中，在包含无数据的页的情况下也能进行写入动作。由此，能够进一步提升处理能力。以下，具体说明本效果。

例如，以全序列进行写入动作时，假设从控制器200向NAND型闪速存储器100发送数据的顺序固定。这种情况下，若存在无数据的页，则无法按照发送顺序进行数据传送，因此无法进行写入。相对于此，例如考虑在控制器200内对无数据的页制作虚设数据并发送至NAND型闪速存储器100的方法。但，在制作了虚设数据的情况下，便需要从控制器200向NAND型闪速存储器100发送虚设数据，因此这一点便会使从控制器200向NAND型闪速存储器100的数据传送次数变多，处理时间变长。

相对于此，在本实施方式的构成中，对于无数据的页，能够输入已初始化的第1高速缓冲存储器116的数据(ALL“1”)。此外，由于从控制器200发送数据的顺序不固定，因此能够省略从控制器200向NAND型闪速存储器发送虚设数据。由此，能够缩短处理时间，从而能够提升处理能力。

4.第4实施方式

接下来，对第4实施方式的半导体存储装置及存储系统进行说明。本实施方式为，在第1至第3实施方式中，调换第2高速缓冲存储器117和第3高速缓冲存储器118的数据。以下，只对与第1实施方式不同的方面进行说明。

4.1关于存储系统的全体构成

对本实施方式的存储系统的构成进行说明。与第1实施方式不同的方面为，追加从控制器200发送至NAND型闪速存储器100的指令“TC7”、及对应于指令“TC7”从指令解码器126经由存储单元控制寄存器130而发送至读出单元113的信号CMD_TC7。指令“TC7”是将第2高速缓冲存储器117和第3高速缓冲存储器118的数据调换的指令。信号CMD_TC7在从控制器200接收指令“TC7”的情况下被设为“H”电平。

4.2关于写入动作

使用图12及图13对本实施方式的写入动作进行说明。在本实施方式中，以如下情况为例进行说明：在片PLN0中执行全序列时，将第2高速缓冲存储器117_0和第3高速缓冲存储器118_0的数据调换。

如图12所示，首先在第1次数据接收后(图12及图13的参照符号(1))，读出单元113向第2高速缓冲存储器117_0储存数据“Data1_0”。

接下来，在第2次数据接收后(图12及图13的参照符号(2))，读出单元113向第3高速缓冲存储器118_0储存数据“Data2_0”。

接下来，在第3次数据发送(图12的参照符号(c))中，控制器200发送指令“TC7”。

在第3次数据接收后(图12及图13的参照符号(3))，将对应于片PLN0的信号DoPLN0设为“H”电平。此外，对应于指令“TC7”而将信号CMD_TC7设为“H”电平。

读出单元113将分别储存于第2高速缓冲存储器117_0及第3高速缓冲存储器118_0的数据“Data1_0”及数据“Data2_0”调换。具体来说，读出单元113例如将储存于第2高速缓冲存储器117_0的数据“Data1_0”传送至第1高速缓冲存储器116_0后，将储存于第3高速缓冲存储器118_0的数据“Data2_0”传送至第2高速缓冲存储器117_0。然后，读出单元113将储存于第1高速缓冲存储器116_0的数据“Data1_0”传送至第2高速缓冲存储器117_0。另外，调换顺序例如可以先将储存于第3高速缓冲存储器118储存的数据传送至第1高速缓冲存储器116，调换顺序并无限定。NAND型闪速存储器100构成为在数据输入中、或输入结束后，向存储单元阵列111开始实际写入之前的期间，能够任意调换已储存于高速缓冲存储器内的数据便可。以下，将与指令“TC7”相应的忙碌状态的期间设为tBUSY5。期间tBUSY5在第1至第3高速缓冲存储器116～118中，因需要例如多次数据传送，所以处理时间比期间tBUSY1长。

接下来，在第4次发送(图12的参照符号(d))中，控制器200发送指令“C1”、地址信号“Address2_0”、指令“C4”。由于第2高速缓冲存储器117_0及第3高速缓冲存储器118_0已储存有数据，因此不从控制器200向NAND型闪速存储器100发送数据。

在第4次接收后(图12及图13的参照符号(4))，由于无数据接收，因此无关于地址信号“Address2_0”而将信号DoPLN0设为“L”电平。

NAND型闪速存储器100向存储单元阵列111_0中，写入储存于第2高速缓冲存储器117_0的数据“Data2_0”作为第1页，写入储存于第3高速缓冲存储器118_0的数据“Data1_0”作为第2页。

另外，在本实施方式中，根据指令“TC7”将第2高速缓冲存储器117和第3高速缓冲存储器118的数据调换，但也可以调换第2高速缓冲存储器117和第3高速缓冲存储器118的作用。即，也可以根据指令“TC7”，使第2高速缓冲存储器117作为储存第2页的数据的高速缓冲存储器发挥功能，使第3高速缓冲存储器118作为储存第1页的数据的高速缓冲存储器发挥功能。该情况下，不需要数据的调换。

而且，在第4次发送中，是发送地址信号“Address2_0”，但也可以发送地址信号“Address2_1”，只要包含存储单元阵列111_0的地址信息便可。

4.3关于本实施方式的效果

根据本实施方式的构成，能够与第1实施方式同样地提升处理能力。

而且，在本实施方式的构成中，能够将第2高速缓冲存储器117和第3高速缓冲存储器的数据调换。由此，能够进一步提升处理能力。以下，具体说明本效果。

例如，以全序列进行写入动作时，假设从控制器200向NAND型闪速存储器100发送数据的顺序固定。这种情况下，若调换写入数据的页(第1页和第2页)，控制器200需要将第2高速缓冲存储器117和第3高速缓冲存储器的数据读入控制器200内，并对照数据发送顺序再次重新发送数据。

相对于此，在本实施方式的构成中，由于从控制器200向NAND型闪速存储器100发送数据的顺序不固定，因此，只要调换第2高速缓冲存储器117和第3高速缓冲存储器118的数据，便能调换要写入的页。因此，控制器200无须暂时读出数据后再次发送，因此能够缩短处理时间，从而能够提升处理能力。

而且，在本实施方式的构成中，能够提升数据可靠性。例如在存储单元阵列111中，相比于第1页而第2页的写入不良产生率高的情况下，控制器200通过调换向第1页和第2页写入的数据，让更重要的数据写入不良产生率低的第1页，能够提升数据可靠性。

5.第5实施方式

接下来，对第5实施方式的半导体存储装置及存储系统进行说明。本实施方式为，在第1至第4实施方式中，将第2高速缓冲存储器117和第3高速缓冲存储器118的数据输入顺序调换。以下，只对与第1实施方式不同的方面进行说明。

5.1关于写入动作

使用图14及图15对本实施方式的写入动作进行说明。在本实施方式中，以如下情况为例进行说明：在片PLN0中执行全序列时，向第3高速缓冲存储器118_0储存数据后，向第2高速缓冲存储器117_0储存数据。

如图14所示，首先在第1次数据接收后(图14及图15的参照符号(1))，读出单元113向第3高速缓冲存储器118_0储存第1数据“Data1_0”。

接下来，在第2次数据发送(图14的参照符号(b))中，控制器200发送指令“C1”、地址信号“Address1_0”、片PLN0的第2数据“Data2_0”、指令“C4”。

在第2次数据接收后(图14及图15的参照符号(2))，读出单元113将第2数据“Data2_0”储存于片PLN0的第1高速缓冲存储器116_0后，传送至第2高速缓冲存储器117_0。然后，NAND型闪速存储器100对于成为片PLN0的对象的存储单元晶体管MT，将储存于第2高速缓冲存储器117_0的数据“Data2_0”写入第1页，将储存于第3高速缓冲存储器118_0的数据“Data1_0”写入第2页。

5.2关于本实施方式的效果

根据本实施方式的构成，能够与第1实施方式同样地提升处理能力。

6.第6实施方式

接下来，对第6实施方式的半导体存储装置及存储系统进行说明。本实施方式为，在第1至第5实施方式中，由控制器200读出储存于第2高速缓冲存储器117或第3高速缓冲存储器118的数据。以下，只对与第1实施方式不同的方面进行说明。

6.1关于存储系统的全体构成

对本实施方式的存储系统的构成进行说明。与第1实施方式不同的方面在于，追加从控制器200发送至NAND型闪速存储器100的指令“TC8”、及对应于指令“TC8”从指令解码器126经由存储单元控制寄存器130而发送至读出单元113的信号CMD_TC8。指令“TC8”是如下指令：一面保存储存于第2高速缓冲存储器117或第3高速缓冲存储器118的数据，一面传送至第1高速缓冲存储器116，由控制器200读入第1高速缓冲存储器116的数据。信号CMD_TC8在从控制器200接收指令“TC8”的情况下被设为“H”电平。

6.2关于写入动作

使用图16及图17对本实施方式的写入动作进行说明。在本实施方式中，以如下情况为例进行说明：在片PLN0中执行全序列时，由控制器200读入第2高速缓冲存储器117_0的数据。

如图16所示，在第1次数据接收后(图16及图17的参照符号(1))，读出单元113向第2高速缓冲存储器117_0储存第1数据“Data1_0”。

接下来，在第2次数据接收后(图16及图17的参照符号(2))，向第3高速缓冲存储器118_0储存第2数据“Data2_0”。

接下来，在第3次发送(图16的参照符号(c))中，控制器200发送指令“TC8”。

在第3次接收后(图16及图17的参照符号(3))，将信号DoPLN0设为“H”电平。此外，对应于指令“TC8”而将信号CMD_TC8设为“H”电平。

由于信号DoPLN0为“H”电平、信号PLN0_PG2为“L”电平，因此读出单元113向第1高速缓冲存储器116_0传送第2高速缓冲存储器117_0的数据“Data1_0”。此时，高速缓冲存储器117_0保存数据。并且，NAND型闪速存储器100将第1高速缓冲存储器116_0的数据(“Data1_O_OUT”)发送至控制器200。以下，将与指令“TC8”相应的忙碌状态的期间设为tBUSY6。期间tBUSY6由于包含从NAND型闪速存储器100向控制器200输出数据的动作，因此处理时间比期间tBUSY1长。

接下来，在第4次发送(图16的参照符号(d))中，控制器200发送指令“C1”、地址信号“Address2_0”、指令“C4”。

NAND型闪速存储器100将储存于第2高速缓冲存储器117_0和第3高速缓冲存储器118_0的数据写入存储单元阵列111_0。

另外，在本实施方式中，说明根据地址信号(信号DoPLN0及信号PLN0_PG2)从第2高速缓冲存储器117_0向第1高速缓冲存储器116_0传送数据的情况，但控制器200也可以根据指令来指定第2高速缓冲存储器117或第3高速缓冲存储器118。更具体来说，例如控制器200可以将从第2高速缓冲存储器117向第1高速缓冲存储器116传送数据的情况设为指令“TC8_1”，将从第3高速缓冲存储器118向第1高速缓冲存储器116传送数据的情况设为指令“TC8_2”。此外，例如在图16的第3次发送中，控制器200也可以在发送指令“TC8”前，发送用来指定第2高速缓冲存储器117或第3高速缓冲存储器118的地址信号。此外，例如NAND型闪速存储器100也可以根据指令“TC8”将第2高速缓冲存储器117的数据传送至第1高速缓冲存储器116。该情况下，例如第3高速缓冲存储器的数据通过持续进行与指令“TC7”相应的数据的调换动作和与“TC8”相应的数据传送动作，能够经由第2高速缓冲存储器117向第1高速缓冲存储器116传送数据。这样，高速缓冲存储器的指定方法并无限定。

而且，第2高速缓冲存储器117及第3高速缓冲存储器118也可以在数据传送后不保存数据。即，第2高速缓冲存储器117及第3高速缓冲存储器118可以在向第1高速缓冲存储器116传送数据后，将储存的数据删除。

而且，指令“TC8”是让数据传送至第1高速缓冲存储器116并读入控制器200的指令，但指令“TC8”也可以是命令向第1高速缓冲存储器116传送数据的指令，还可以用其他指令来命令从第1高速缓冲存储器116向控制器200读出数据。

6.3关于本实施方式的效果

根据本实施方式的构成，能够与第1实施方式同样地提升处理能力。

而且，在本实施方式的构成中，控制器200能够从第2高速缓冲存储器117及第3高速缓冲存储器118读出数据。由此，能够将第2高速缓冲存储器117及第3高速缓冲存储器118用作控制器200的存储区域，从而能够提升控制器200的处理能力。

例如，控制器200能够将从主机设备输入的写入数据暂时储存于第2高速缓冲存储器117或第3高速缓冲存储器118内，并在此期间进行其他处理。由此，能够效率良好地利用控制器200内的存储区域，提升处理能力。此外，例如在利用ECC电路206制作ECC处理用订正数据时，控制器200能够将储存于第2高速缓冲存储器117或第3高速缓冲存储器118的数据读出，制作ECC处理用订正数据，向写入数据附加ECC处理用编码后，通过第2实施方式说明的那样的数据重写来更新数据。这样便使数据处理具有自由度，从而能够改善存储系统全体的处理效率。

7.第7实施方式

接下来，对第7实施方式的半导体存储装置及存储系统进行说明。本实施方式具体地说明全序列动作。另外，在本实施方式中，作为NAND型闪速存储器的一例，列举三维层叠型NAND型闪速存储器为例进行说明。

＜非易失性半导体存储装置的构成＞

使用图22对第7实施方式的三维层叠型非易失性半导体存储装置进行说明。

本实施方式的三维层叠型非易失性半导体存储装置(也称为存储系统)1100具有存储器控制器1110及NAND型闪速存储器1120。

＜存储器控制器＞

存储器控制器1110包含主机接口1111、RAM(Random Access Memory)1112、ECC(Error Correcting Code)电路1113、CPU(Central Processing unit)1114、ROM(Read Only Memory)1115、闪速存储器接口1116。

存储器控制器1110输出NAND型闪速存储器1120执行动作所必需的指令等，进行从NAND型闪速存储器1120的数据读出、向NAND型闪速存储器1120的数据写入、或NAND型闪速存储器1120的数据删除。

主机接口1111经由数据总线而连接于个人计算机等主机装置(外部设备)1200。经由该主机接口1111而在主机装置1200和存储系统1100之间进行数据收发等。

RAM1112为例如易失性存储器，储存例如CPU1114执行动作用的动作程序等。

ECC(Error Correcting Code)电路1113从主机装置1200接收数据，对数据附加错误订正码，并将附加了错误订正码的数据供给至例如闪速存储器接口1116。此外，ECC电路1113经由闪速存储器接口1116接收从NAND型闪速存储器1120供给的数据，并使用错误订正码对该数据进行错误订正。

CPU(Central Processing unit)1114负责存储系统1100的全体动作。CPU1114基于储存于RAM1112及ROM1115的数据，控制NAND型闪速存储器1120。

ROM(Read Only Memory)1115为非易失性存储器，储存例如CPU1114执行动作用的动作程序等。

闪速存储器接口1116上经由数据总线连接有NAND型闪速存储器1120。

＜NAND型闪速存储器＞

NAND型闪速存储器1120具备输入输出缓冲器(Input/Output buffer)1121、控制电路(Control Circuit)1122、列地址缓冲器/列解码器(Column address buffer/Column decoder)1123、失效比特计数器电路(Fail bit counter circuit)1124、数据锁存电路(Data Latch Circuit)1125、读出放大器(Sense Amplifier)1126、行地址缓冲器(Row Address Buffer)1127、行解码器(Row Decoder)1128、及存储单元阵列(Memory Cell Array)1130。

存储单元阵列1130是将多个非易失性存储单元晶体管在与半导体衬底垂直的方向上层叠而成的三维层叠型非易失性半导体存储装置。关于存储单元阵列1130的详细构成将在下文叙述。

读出放大器1126在数据读出时将从存储单元晶体管读出至位线的数据利用SEN节点(未图示)读出。此外，读出放大器1126在数据写入时对读出放大器的SEN节点设置与写入数据相应的写入电压。向存储单元阵列1130的数据读出及写入是以多个存储单元晶体管单位进行。读出放大器1126接收从列地址缓冲器/列解码器1123输入的位线选择信号，并经由位线选择晶体管选择任一位线BL后进行驱动。

数据锁存电路1125分别具备由SRAM等构成的第1高速缓冲存储器(cache)1125a、第2高速缓冲存储器1125b、及第3高速缓冲存储器1125c。第1高速缓冲存储器1125a、第2高速缓冲存储器1125b、及第3高速缓冲存储器1125c分别储存从存储器控制器1110供给的数据、由读出放大器1126侦测到的验证结果等。

失效比特计数器电路1124根据储存于数据锁存电路1125的验证结果，对编程未结束的比特数进行计数。

列地址缓冲器/列解码器1123暂时储存从存储器控制器1110经由输入输出缓冲器1121而输入的列地址信号。并且，依照列地址信号将选择任一位线BL的选择信号输出至读出放大器1126。

行解码器1128对经由行地址缓冲器1127输入的行地址信号进行解码，选择存储单元阵列的字线WL及选择栅线SGD、SGS并进行驱动。此外，该行解码器1128具有选择存储单元阵列1130的区块的部分和选择页的部分。

另外，本实施方式的NAND型闪速存储器1120具有未图示的外部输入输出端子I/O，经由该外部输入输出端子I/O进行输入输出缓冲器1121和存储器控制器1110的数据授受。将经由外部输入输出端子I/O输入的地址信号经由行地址缓冲器1127而输出至行解码器1128及列地址缓冲器/列解码器1123。

控制电路1122基于经由存储器控制器1110供给的各种外部控制信号(写入使能信号WEn、读出使能信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE等)和指令CMD，来控制数据的写入及删除的序列控制、及读出动作。此外，控制电路1122具备寄存器等，储存例如与失效比特计数器电路1124的计数值相关的值、与编程电压施加次数相关的值。并且，控制电路1122比较编程未结束的比特数、和设定的允许失效比特数，来判断编程动作通过还是失效。此外，控制电路1122在内部具备对编程脉冲施加次数进行计数的计数器。并且，控制电路1122比较所计数的编程脉冲施加次数、和储存于寄存器的编程脉冲施加次数。

＜存储单元阵列＞

如图23所示，存储单元阵列1130具备分别和字线及位线关联的多个非易失性存储单元的集合即多个(图23的例子中为3个)区块BLK(BLK0、BLK1、BLK2、…)。

区块BLK的每一个具备将存储单元串联连接而成的NAND串1131的集合即多个串单元SU(SU0、SU1、SU2、…)。当然，存储单元阵列1130内的区块数、1区块BLK内的串单元数为任意。

接下来，使用图24对区块BLK0的电路图进行说明。

如图24所示，区块BLK0包含例如4个串单元SU(SU0～SU3)。此外，各个串单元SU包含多个NAND串1131。

NAND串1131的每一个包含例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2、背栅极晶体管BT。

存储单元晶体管MT具备包含控制栅极和电荷储存层的层叠栅极，非易失性地保存数据。另外，存储单元晶体管MT的个数并不限于8个，可为16个或32个、64个、128个等，其个数并无限定。

与存储单元晶体管MT同样地，背栅极晶体管BT具备包含控制栅极和电荷储存层的层叠栅极。背栅极晶体管BT并不用来保存数据，而是在数据写入、读出、及删除时作为单纯的电流路径发挥功能。

存储单元晶体管MT及背栅极晶体管BT是以在选择晶体管ST1、ST2间串联连接其电流路径的方式配置。另外，背栅极晶体管BT设置在存储单元晶体管MT3和MT4之间。该串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。

各个串单元SU0～SU3的选择晶体管ST1的栅极分别连接于选择栅线SGD0～SGD3，选择晶体管ST2的栅极分别连接于选择栅线SGS0～SGS3。相对于此，同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。此外，各个串单元SU0～SU3的背栅极晶体管BT的控制栅极共通连接于背栅极线BG。

即，字线WL0～WL7及背栅极线BG在同一区块BLK0内的多个串单元SU0～SU3间共通连接，相对于此，选择栅线SGD、SGS在同一区块BLK0内也是针对每个串单元SU0～SU3而独立。

此外，在存储单元阵列1130内呈矩阵状配置的NAND串1131之中、位于同一行的NAND串1131的选择晶体管ST1的电流路径的另一端，共通连接于任一位线BL(BL0～BL(L-1)、(L-1)为1以上的自然数)。即，位线BL在多个区块BLK间将NAND串1131共通连接。此外，选择晶体管ST2的电流路径的另一端共通连接于源极线SL。源极线SL在例如多个区块间将NAND串1131共通连接。

如上所述，同一区块BLK内的存储单元晶体管MT的数据是被统括地删除。相对于此，数据读出及写入是针对任一区块BLK的任一串单元SU中的、共通连接于任一字线WL的多个存储单元晶体管MT而统括地进行。将该数据写入单位称为“页”。

使用图25简单地说明存储单元阵列1130的一构成例。图25所示的构造在记载图25的纸面纵深方向(D2)排列着多个，且共有字线WL、选择栅线SGD及SGS、以及背栅极线BG，而形成1个串单元SU。

如图25所示，在半导体衬底上方形成着作为背栅极线BG发挥功能的导电层(例如多晶硅层)1021。而且，在导电层1021上形成着作为字线WL发挥功能的多个导电层(例如多晶硅层)1023a～1023d。而且，在导电层1023d上形成着作为选择栅线SGD及SGS发挥功能的导电层(例如多晶硅层)1027a及1027b。

并且，以贯通所述导电层1027a、1027b、及1023a～1023d的方式形成存储器孔。在该存储器孔的侧面依次形成着区块绝缘膜1025a、电荷储存层(绝缘膜)1025b、及栅极绝缘膜1025c，而且在存储器孔内埋入导电膜1026a、1026b。导电膜1026a、1026b是作为NAND串1131的电流路径发挥功能，且在存储单元晶体管MT动作时形成通道的区域。

而且，在导电膜1026a上形成着导电膜1030a及1030b，在导电膜1030a上形成着源极线层1031，在导电膜1030b上经由导电膜1032而形成着位线层1033。

＜关于存储单元晶体管的阈值分布＞

接下来，使用图26对本实施方式的存储单元晶体管MT能获得的阈值分布进行说明。

如图26所示，存储单元晶体管MT能够根据其阈值保存例如2比特的数据。该2比特数据按照阈值从低到高依次为例如“E”电平、“A”电平、“B”电平、及“C”电平。此外，各电平具有上位比特及下位比特的2比特的地址。例如“E”被赋予编号“11”，“A”被赋予编号“01”，“B”被赋予编号“00”，“C”被赋予编号“10”。“11”、“01”、“00”、及“10”是将左侧数字分配成上位比特，将右侧数字分配成下位比特。在本实施方式中，将下位比特的数据的写入单位称为“下位页”。此外，将上位比特的数据的写入单位称为“上位页”。

“E”电平是数据被删除状态下的阈值，具有例如负值(也可以具有正值)，且低于验证电压EV。“A”～“C”电平是向电荷储存层内注入了电荷的状态的阈值，“A”电平具有比读出电平“AR”高且比读出电平“BR”低的阈值。“B”电平具有比读出电平“BR”高、且比读出电平“CR”低的阈值。“C”电平具有比读出电平“CR”高的阈值。

这样，通过取4个阈值电平而各个存储单元晶体管MT能够存储2比特的数据(4-level data)。

如图26(a)所示，存储单元晶体管MT的删除状态的分布为“E”电平。

若进行下位页写入，图26(a)所示的1值的阈值分布变成图26(b)所示的2值的阈值分布。通过向字线供给电压“MR”而进行读出动作，能够判别存储单元的阈值电压比电压“MR”高还是低。结果，能够读出数据。

若进行上位页写入，图26(b)所示的2值的阈值分布变成图26(c)所示的4值的阈值分布。

＜关于第7实施方式的数据写入动作＞

接下来，参照图27对本实施方式的数据写入动作进行说明。写入动作包含向电荷储存层注入电荷使阈值上升的编程动作、及确认编程动作结果的阈值分布变化的编程验证动作。另外，图27所示的处理主要是通过控制电路1122的控制而执行。

[S101]

NAND型闪速存储器1120从存储器控制器1110依次接收写入指令、下位页的地址、下位页的数据、及写入开始指令。此时，控制电路1122在第3高速缓冲存储器1125c中展开下位页的数据。与此同时，也在第2高速缓冲存储器1125b中展开下位页的数据。该利用将在下文叙述。另外，以下为了简化说明，将写入指令、地址、数据、及写入开始指令统称为“指令序列”等。

接下来，控制电路1122若接收写入开始指令便开始下位页的编程动作。具体来说，响应控制电路1122的命令，行解码器1128对选择字线WL施加编程电压VPGM(初次编程施加为电压VPGM(initial for lower))，读出放大器1126对位线BL施加与写入数据相应的电压。由此，第3高速缓冲存储器1125c中展开的数据在存储单元晶体管MT中以页单位被编程。

[S102]

接下来，响应控制电路1122的命令，行解码器1128对选择字线WL施加验证电压VPVFY，执行编程验证动作。将验证结果储存于第3高速缓冲存储器1125c，每次都重写。

[S103]

控制电路1122判定是否能够移行至2比特编程(写入)动作(全序列)。所谓2比特编程是指对存储单元晶体管MT一起写入下位页的数据和上位页的数据的动作。

以下，对控制电路1122的所述判定方法进行说明。

{方法1}控制电路1122判定是否从存储器控制器1110接收到与该下位页属于同一字线WL的上位页相关的指令序列(写入指令、上位页的地址、上位页的数据、及写入开始指令)。控制电路1122在接收到该上位页的数据的情况下，在第1高速缓冲存储器1125a中展开该上位页的数据。另外，以下为了简化说明，将与进行写入动作的下位页属于同一字线WL的上位页仅称为“上位页”。

{方法2}控制电路1122通过步骤S102的编程验证而读出数据。并且，控制电路1122基于读出数据，来确认存储单元晶体管MT的阈值是否上升至所需值。控制电路1122比较编程未结束的比特数、和设定于控制电路1122的寄存器内的特定的比特数。

{方法3}控制电路1122对步骤S101的下位页的编程动作(或包含编程动作及编程验证动作的写入动作)的次数(也称为脉冲的施加次数、或循环次数)进行计数，判定是否超过特定次数。

控制电路1122通过进行方法1(判定方法1)、或方法1及方法2的组合(判定方法2)、或方法1及方法3的组合(判定方法3)、或方法1～方法3的组合(判定方法4)，来判定是否能够移行至2比特编程动作。

{判定方法1}

对控制电路1122使用判定方法1的情况的例子进行说明。控制电路1122在判定接收到与上位页相关的指令序列的情况下(步骤S103、是)，认为能够移行至2比特编程动作，而移行至步骤S106。控制电路1122在判定未接收该指令序列的情况下(步骤S103、否)，认为不能移行至2比特编程动作，而移行至步骤S104。

{判定方法2}

接下来，对控制电路1122使用判定方法2的情况的例子进行说明。控制电路1122在判定接收与上位页相关的指令序列，且编程未结束的比特数为特定比特数以下的情况下(步骤S103、是)，认为能够移行至2比特编程动作，而移行至步骤S106。控制电路1122在判定未接收该指令序列或者编程未结束的比特数大于特定比特数的情况下(步骤S103、否)，认为不能移行至2比特编程动作，而移行至步骤S104。

{判定方法3}

接下来，对控制电路1122使用判定方法3的情况的例子进行说明。控制电路1122在判定接收与上位页相关的指令序列、且编程动作的次数为特定值以上的情况下(步骤S103、是)，认为能够移行至2比特编程动作，而移行至步骤S106。控制电路1122在判定未接收该指令序列或编程动作的次数未达特定值的情况下(步骤S103、否)，认为不能移行至2比特编程动作，而移行至步骤S104。

{判定方法4}

接下来，对控制电路1122使用判定方法4的情况的例子进行说明。控制电路1122在判定接收与上位页相关的指令序列，且编程未结束的比特数为特定比特数以下，且编程动作的次数为特定值以上的情况下(步骤S103、是)，认为能够移行至2比特编程动作，而移行至步骤S106。控制电路1122在判定未接收该指令序列或编程未结束的比特数大于特定比特数、或者编程脉冲施加次数未达特定值的情况下(步骤S103、否)，认为不能移行至2比特编程动作，而移行至步骤S104。

而且，控制电路1122只要至少包含方法1的判定方法，也可以将其他判定方法附加于方法1。

[S104]

在步骤S103中，控制电路1122判定不能进行2比特编程动作的情况下(步骤S103、否)，控制电路1122判定选择页的全比特是否通过验证。

具体来说，控制电路1122通过步骤S102的编程验证而读出数据。并且，控制电路1122基于读出数据，来确认存储单元晶体管MT的阈值是否上升至所需值。以下，对上升至所需值的比特即编程结束的比特、和未上升的比特即编程未结束的比特进行识别，控制电路1122比较编程未结束的比特数(失效比特数)和设定的允许比特数，来判定编程动作是否通过。

控制电路1122在判定选择页的编程验证通过的情况下(步骤S104、是)，结束对该页的写入动作。

另外，在步骤S103中，控制电路1122进行所述方法2的情况下，在步骤S104中利用方法2的判定结果。

[S105]

在步骤S105中，控制电路1122在判定编程动作失效的情况下(步骤S104、否)，判定编程的循环次数是否为预先设定的最大值。控制电路1122在判定编程的循环次数为最大值的情况下(步骤S105、是)，结束对该页的写入动作。

控制电路1122在判定编程的循环次数并非最大值的情况下(步骤S105、否)，例如控制电路1122更新成编程电压VPGM＝(VPGM+ΔVx)，并返回至步骤S101。

[S106]

在步骤S103中，控制电路1122判定能够进行2比特编程动作的情况下(步骤S103、是)，控制电路1122中断下位页写入，使用下位页的数据及地址、以及上位页的数据及地址而开始2比特编程动作。另外，在移行至2比特编程动作时，无须利用下位页写入而形成如图26(b)所示的2值的阈值分布。

此时，将下位页写入动作时(步骤S101～S105)递增的下位页编程用的编程电压VPGM，初始化为2比特编程用的电压。另外，2比特编程动作中初次编程施加为电压VPGM(initial for 2bit)。此外，在2比特编程动作中，基于以所述储存的第2高速缓冲存储器125b的数据为基础的下位页数据以及储存于第1高速缓冲存储器125a的上位页数据而开始写入。

[S107]

与步骤S102同样地，行解码器1128执行编程验证动作。

[S108]

与步骤S104同样地，进一步由控制电路1122进行编程验证动作。若选择页的编程验证通过(步骤S108、是)，便结束对该页的写入动作。

[S109]

与步骤S105同样地，控制电路1122在判定编程动作失效的情况下(步骤S108、否)，判定编程的循环次数是否为最大值。控制电路1122在判定编程的循环次数为最大值的情况下(步骤S109、是)，结束对该页的写入动作。

控制电路1122在判定编程的循环次数并非最大值的情况下(步骤S109、否)，例如控制电路1122将编程电压VPGM更新成(VPGM+ΔVx)，并返回至步骤S106。

另外，在2比特编程时，与下位页编程时同样地，编程电压VPGM也以ΔVx逐次递增，但并非必须限定于此。该点在以下其他实施方式中也是一样的。

＜关于第7实施方式的数据的写入动作的具体例1＞

接下来，参照图28对第7实施方式的数据的写入动作的具体例1进行说明。具体例1中，说明在步骤S103中采用判定方法3的情况下的动作。图28所示的就绪/忙碌表示设于未图示的NAND型闪速存储器1120的引脚的状态，表示NAND型闪速存储器的内部动作是否占用高速缓冲存储器。例如若为“H”电平则至少1个高速缓冲存储器被释放，表示能够进行例如数据输入。

[时刻T0]

从时刻T0开始，NAND型闪速存储器1120开始从存储器控制器1110接收与下位页相关的指令序列(写入指令(80)、下位页的地址、下位页的数据、及写入开始指令(15))。

[时刻T1]

从时刻T1开始，控制电路1122开始在第3高速缓冲存储器1125c中展开下位页的数据。从时刻T1到时刻T2期间，NAND型闪速存储器1120为忙碌状态。

然后，执行步骤S101～S105的动作。

[时刻T2]

在本具体例1的情况下，控制电路1122是在判定为能够接收与上位页相关的指令序列，且写入动作的次数为特定次数(此处，作为一例设为3次)以上的情况下，开始进行2比特编程动作。

[时刻T3]

在时刻T3之前，向存储单元阵列1130进行下位页的写入动作期间，将与上位页相关的指令序列输入至NAND型闪速存储器1120。

[时刻T4]

在时刻T4，控制电路1122在进行3次写入动作后的步骤S103的判定中，判定能够移行至2比特编程动作，因此开始2比特编程动作。

在进行2比特编程动作时，控制电路1122将在下位页写入动作时(时刻T2～时刻T3)递增的下位页编程用的编程电压VPGM(VPGM(initial for lower)+ΔVx+ΔVx)，初始化为2比特编程用的电压。另外，在2比特编程动作中初次编程施加为电压VPGM(initial for 2bit)(电压VPGM(initial for 2bit)＜递增的下位页编程用的编程电压VPGM)。

＜关于第7实施方式的数据的写入动作的具体例2＞

接下来，使用图29对第7实施方式的数据的写入动作的具体例2进行说明。具体例2中，说明在步骤S103中采用判定方法3的情况下的动作。图29所示的就绪/忙碌表示NAND型闪速存储器1120的就绪/忙碌。

[时刻T0]～[时刻T2]

与图28所说明的时刻T0～时刻T2的动作相同。

[时刻T4]

在时刻T4，在进行3次写入动作后的步骤S103中，仍未向NAND型闪速存储器1120输入有与上位页相关的指令序列。因此，控制电路1122判定不能移行至2比特编程动作，而移行至第4次写入动作。

[时刻T5]

在时刻T5，向存储单元阵列1130进行下位页的写入动作期间，结束与上位页相关的指令序列向NAND型闪速存储器1120的输入。

[时刻T6]

控制电路1122在进行4次编程动作后的步骤S103的判定中，判定能够移行至2比特编程动作，因此开始2比特编程动作。

＜关于第7实施方式的数据的写入动作的作用效果＞

根据所述实施方式，公开了一种存储系统1100，在向存储单元阵列1130写入下位页的写入动作中，即便选择页的全比特未通过验证，也能在特定条件下开始2比特编程动作。

更具体来说，在进行向存储单元阵列1130的下位页的写入动作期间，控制电路1122判定是否至少接收到与该下位页属于同一字线WL的上位页相关的指令序列(写入指令、地址、数据、及写入开始指令)。

并且，控制电路1122在判定至少接收与该下位页属于同一字线WL的上位页相关的指令序列的情况下，使用下位页的数据及地址、以及上位页的数据及地址，而移行至2比特编程动作。

且说，有在写入2比特(4值)数据的动作中逐个比特地写入数据的方法。此时，如图26(b)所示，2比特之中先写入下位页的数据，然后如图26(c)所示写入上位页的数据。但，这种写入方法情况下，在下位页的数据的写入结束之前，并不能移行至上位页的数据的写入。

另一方面，如上所述使用所述实施方式的存储系统1100，能够在下位页的写入结束(形成2值的阈值分布)前进行2比特编程动作，因此能够更高速地进行2比特(4值)编程。由此，可提供能够更高速地进行写入动作的高品质的存储系统1100。

另外，根据第7实施方式，控制电路1122是在步骤S102的编程验证后进行步骤S103的判定，但并不限定于此。例如，控制电路1122也可以将步骤S103的判定和步骤S101、S102同时执行。

此外，控制电路1122是在与步骤S102的下位页相关的编程验证结束后移行至2比特编程动作，但并不限定于此。例如，控制电路1122也可以在步骤S101的编程中、或步骤S102的编程验证中移行至2比特编程动作。但，在与步骤S102的下位页相关的编程验证结束后移行至2比特编程动作的话，能够掌握下位页的编程验证结果，从而控制电路1122能够导出更理想的移行时序。

8.第8实施方式

接着，使用图30及图31对第8实施方式的存储系统1100进行说明。第8实施方式为，在第7实施方式中，控制电路1122接收到特定的指令的情况下，并不进行下位页写入动作，而是立即进行上位页写入动作。以下，在第8实施方式中，对具有与所述第7实施方式大体相同功能及构成的构成要素，附加相同符号，且只在必要情况下才进行重复说明。

＜关于第8实施方式的数据的写入动作＞

接下来，参照图30对第8实施方式的数据的写入动作进行说明。另外，图30所示的处理主要是通过控制电路1122的控制而执行。

[S201]

控制电路1122判定能够移行至2比特编程动作(全序列)。具体来说，控制电路1122判定从存储器控制器1110接收的指令序列包含的是否为待机指令而非写入开始指令。

[S202]

控制电路1122在从存储器控制器1110接收到不含待机指令的与下位页相关的指令序列的情况下(步骤S201、否)，进行与步骤S101相同的动作。

[S203]

接下来，行解码器1128进行与步骤S102相同的动作。

[S204]

接着，控制电路1122进行与步骤S104相同的动作。若选择页的编程验证通过(步骤S204、是)，便结束对该页的写入动作。

[S205]

与步骤S105同样地，控制电路1122在判定选择页的编程验证失效的情况下(步骤S204、否)，判定编程的循环次数是否为最大值。控制电路1122在判定编程的循环次数为最大值的情况下(步骤S205、是)，结束对该页的写入动作。

控制电路1122在判定编程的循环次数并非最大值的情况下(步骤S205、否)，例如控制电路1122将编程电压VPGM更新为(VPGM+ΔVx)，并返回至步骤S202。

[S206]

在步骤S201中，控制电路1122在从存储器控制器1110接收到包含待机指令(1A)的指令序列的情况下(步骤S201、是)，不进行下位页的写入动作，而是在接收到与上位页相关的指令序列之前待机。

[S207]

控制电路1122在从存储器控制器1110接收到与上位页相关的指令序列的情况下，使用下位页的数据及地址、以及上位页的数据及地址，开始用于2比特编程动作(全序列)的编程动作。另外，2比特编程动作中初次编程施加为电压VPGM(initial for 2bit)。

[S208]

与步骤S107同样地，行解码器1128执行编程验证动作。

[S209]

与步骤S204同样地，进一步由控制电路1122进行编程验证动作。若选择页的编程验证通过(步骤S209、是)，便结束对该页的写入动作。

[S210]

与步骤S205同样地，控制电路1122在判定选择页的编程验证失效的情况下(步骤S209、否)，判定编程的循环次数是否为最大值。控制电路1122在判定编程的循环次数为最大值的情况下(步骤S210、是)，结束对该页的写入动作。

控制电路1122在判定编程的循环次数并非最大值的情况下(步骤S210、否)，例如控制电路1122将编程电压VPGM更新为(VPGM+ΔVx)，并返回至步骤S207。

＜关于第8实施方式的数据的写入动作的具体例＞

接下来，参照图31对第8实施方式的数据的写入动作的具体例进行说明。图31所示的就绪/忙碌表示NAND型闪速存储器1120的就绪/忙碌。

[时刻T0]

在时刻T0，NAND型闪速存储器1120从存储器控制器1110接收与与下位页相关的指令序列。

[时刻T1]

在时刻T1，控制电路1122判定该指令序列包含待机指令(1A)的情况下，不进行下位页的写入动作，而是在接收到与上位页相关的指令序列之前待机。

此外，控制电路1122在第3高速缓冲存储器1125c中展开下位页的数据。该期间，NAND型闪速存储器1120为忙碌状态。

[时刻T2]

在时刻T2，若向第3高速缓冲存储器1125c的下位页数据展开结束，则NAND型闪速存储器1120变成就绪状态。

[时刻T3]

在时刻T3，控制电路1122若从存储器控制器1110接收与上位页相关的指令序列，便开始2比特编程动作(全序列)。

＜关于第8实施方式的数据的写入动作的作用效果＞

根据所述实施方式，存储器控制器1110使用待机指令(1A)让NAND型闪速存储器1120的下位页写入动作待机。并且，存储器控制器1110通过将上位页的指令序列输入至NAND型闪速存储器1120，能够使NAND型闪速存储器1120进行2比特编程动作。

这样，在本实施方式中，不进行下位页写入而是进行2比特编程，因此与逐个比特地进行写入动作的情况相比，可提供能够更高速地进行写入动作的高品质的存储系统1100。

9.第9实施方式

接着，使用图32对第9实施方式的存储系统1100进行说明。在第9实施方式中，是说明将第7实施方式和第8实施方式组合后的动作。另外，在第9实施方式中，对于具有与所述第7实施方式及第8实施方式大体相同功能及构成的构成要素，附加相同符号且只在必要情况下重复说明。

＜关于第9实施方式的数据的写入动作＞

参照图32对第9实施方式的数据的写入动作进行说明。另外，图32所示的处理主要是通过控制电路1122的控制而执行。

[S301]

控制电路1122与步骤S201同样地动作。

[S302]

控制电路1122与步骤S202同样地动作(步骤S301、否)。

[S303]

接下来，行解码器1128与步骤S203同样地动作。

[S304]

接着，控制电路1122与步骤S103同样地动作。

[S305]

而且，控制电路1122与步骤S104同样地动作(步骤S304、否)。

[S306]

接着，控制电路1122与步骤S105同样地动作(步骤S305、否)。

[S307]

控制电路1122与S206同样地动作。

[S308]

控制电路1122与步骤S106、或S207同样地动作(步骤S304、S301、是)。

[S309]

行解码器1128与步骤S107同样地动作。

[S310]

控制电路1122与步骤S108同样地动作。

[S311]

控制电路1122与步骤S109同样地动作(步骤S310、否)。

＜关于第9实施方式的数据的写入动作的作用效果＞

根据所述实施方式，是组合第7实施方式的数据的写入方法和第8实施方式的数据的写入方法。因此，能够享有第7实施方式及第8实施方式的作用效果。

10.第10实施方式

接着，使用图33对第10实施方式的存储系统1100进行说明。在第10实施方式中说明如下方法：在第7实施方式的下位页写入动作时，验证失效的情况下，对下位页数据进行订正。另外，在第10实施方式中，对具有与所述第7实施方式大体相同功能及构成的构成要素，附加相同符号，且只在必要时进行重复说明。

＜关于第10实施方式的数据的写入动作＞

接下来，参照图33对第10实施方式的数据的写入动作进说明。另外，图33所示的处理主要是通过控制电路1122的控制而执行。

[S401]～[S405]

与步骤S101～S105同样地动作。

[S406]

控制电路1122经由读出放大器1126检查并读出下位页写入动作后的当前单元状态。也可以不实施检查读出而使用第3高速缓冲存储器1125c内残留的编程验证的结果。

如图34所示，将编程验证的结果(Lower page program result)储存于第3高速缓冲存储器1125c。图34中“P”表示验证通过比特，“F”表示验证失效比特。此外，下位页数据被储存于第2高速缓冲存储器1125b。在图34中，设bit2和bit6的下位页失效。

[S407]

于此，控制电路1122按照下述三种方法对下位页的失效进行补救。另外，于此虽未详细记载，但例如通过对页单位的数据赋予页ECC奇偶性，并利用ECC电路1113进行运算，能够对特定的比特数的错误进行补救。因此，在NAND型闪速存储器1120中，有在ECC电路1113的数据订正可能范围内，能够允许写入数据的变更或写入未结束比特的放置的情况。此处所述的补救是指所述数据的变更、或编程验证的判断基准的变更。

{补救方法1}

在图34中，bit2为下位页数据“0”、上位页数据为“0”，最终阈值分布到达位置为“B”电平。但，在从下位页写入移行至2比特写入阶段、具体来说在步骤S406中，只要能够确认超过阈值分布的A分布，控制电路1122便会进行将bit2的下位页数据从“0”数据变更成“1”数据的处理。由此，在该2比特编程中，能够将bit2作为下位页数据的比特不良进行处理。

{补救方法2}

下位页编程验证失效的比特有可能是写入困难的不良比特，该比特有即便进行上位页写入，编程验证也会失效的可能性。因此，控制电路1122在移行至2比特写入的阶段，将上位页和下位页的数据变更。具体来说，在图35中，bit6为下位页数据“0”、上位页数据为“1”，最终阈值分布到达位置为“C”。于此，控制电路1122进行将bit6的下位页写入数据从“0”数据变更成“1”数据的处理。由此，在2比特写入中，bit6变成非写入，以后都不进行写入。

{补救方法3}

在补救方法1、补救方法2中，公开了在移行至2比特编程的阶段变更上位或下位页数据的方法。在补救方法3中，不变更上位页或下位页数据，而是根据所述当前单元的状态的检查读出的结果、或者第3高速缓冲存储器1125c内残留的编程验证的结果，来变更编程验证是否通过的判断基准。

补救方法1、补救方法2、补救方法3可以根据写入进度、具体来说失效比特数、或循环次数等多个判断基准，由控制电路1122适当地进行判断。

接下来，对具体的写入数据的处理方法进行叙述。在图36中，根据储存于第3高速缓冲存储器1125c的Lower Page program result，P表示1数据，F表示0数据。

在补救方法1中，以如下方式实现：将储存有下位页写入数据的第2高速缓冲存储器1125b、和储存有上位页数据的第1高速缓冲存储器1125a的OR运算结果反转，进一步对其结果以储存于第3高速缓冲存储器1125c的下位页的编程验证的结果的反转数据进行AND运算，并以运算结果对储存于第2高速缓冲存储器1125b的下位页写入数据进行OR运算。

由此，将下位页写入时的编程验证失效的比特从0变更成1数据，使用该变更后的数据开始2比特写入。

在补救方法2中，以如下方式实现：将储存于第3高速缓冲存储器1125c的下位页编程验证的结果的反转，对储存有下位页的写入数据的第2高速缓冲存储器1125b和储存有上位页写入数据的第1高速缓冲存储器1125a分别进行OR运算。

由此，将下位页写入时的编程验证失效的比特分别从0变更成1数据并作为非写入数据，使用该变更后的数据开始2比特写入。

在补救方法3中，参照图36，bit6和bit2是在下位页写入中编程验证失效的比特。bit6的最终阈值分布到达位置为“C”，bit2的阈值分布到达位置为“A”。由此，在移行至2比特写入后的编程验证的判断中、具体来说在步骤S410的判断中，在设定的允许比特数上，加算下位页的检查读出的结果或编程验证的失效比特数相关的数。

更具体来说，控制电路1122在步骤S410的判断中有时对每一阈值分布而设定允许比特数。这种情况下，控制电路1122使用针对A的阈值分布而设定的允许数。控制电路1122针对B的阈值分布是设定在设定的允许数上，与下位比特的失效比特数相关地、于此加算1后所得的允许数。控制电路1122针对C的阈值分布是设定在设定的允许数上，与下位比特的失效比特数相关地、于此加算1后所得的允许数。

控制电路1122有时并非对每一阈值分布设定允许比特数，而是对2比特写入全体设定允许比特数。这种情况下，控制电路1122是设定在设定的允许数上，与下位页写入的失效比特数相关地、加算2后所得的允许数。

所述设定的允许数是指电路中设定的值、或已知熔断器中记录的值。

[S408]～[S410]

进行与步骤S106～S108同样的动作。

[S411]

进行与步骤S109同样的动作，在循环次数并非最大值的情况下，返回到步骤S407。

＜关于第10实施方式的数据的写入动作的作用效果＞

根据所述实施方式，根据与失效的下位页相关的上位页的写入状态而变更处理方法。

但，该ECC电路1113的补救有限度，在失效比特数超过页ECC奇偶性能够补救的比特数的情况下，便无法进行补救。

然而，根据所述实施方式，能够减少需要补救的比特数。

此外，由于并不会预先对有可能失效的比特进行写入动作，因此能够预先避开对写入时间长的比特的写入动作，从而能够避免系统性能、尤其是写入性能变差。

或者，根据下位页的写入结果来变更编程验证的通过、失效的判断基准，对该页设定适当的验证通过失效基准，由此也能避免写入性能变差。

而且，由于能够获得与第7实施方式同样的效果，因此可提供能够更高速地进行写入动作的高品质的存储系统1100。

另外，第10实施方式还可以将第8实施方式及第9实施方式组合使用。

11.变化例等

所述实施方式的存储系统具备半导体存储装置(100@图1)及控制器(200@图1)。半导体存储装置具备：第1存储单元(MT@图3)，能够存储第1及第2比特；第1存储单元阵列(111_0@图3)，具备第1存储单元组，所述第1存储单元组包含多个第1存储单元，且能够存储与第1比特对应的第1页(Data1_0@图6)及与第2比特对应的第2页(Data2_0@图6)；第1读出放大器(115_0@图2)，连接于第1存储单元阵列；第1高速缓冲存储器(116_0@图2)，保存从控制器发送的第1及第2页中的一个；第2高速缓冲存储器(117_0@图2)，连接于第1读出放大器，保存从第1高速缓冲存储器传送的第1页；以及第3高速缓冲存储器(118_0@图2)，连接于第1读出放大器，保存从第1高速缓冲存储器传送的第2页；且根据指令(C4@图6)，将第2高速缓冲存储器保存的第1页、及第3高速缓冲存储器保存的第2页写入第1存储单元阵列。控制器能够在发送与第1页对应的第1地址信号(Address1_0@图6)前，将与第2页对应的第2地址信号(Address2_0@图6)发送至半导体存储装置。半导体存储装置根据第1地址信号而将第1页保存于第2高速缓冲存储器，且根据第2地址信号而将第2页保存于第3高速缓冲存储器。

通过应用所述实施方式，可提供能够提升处理能力的半导体存储装置及存储系统。

另外，实施方式并不限定于所述说明的形态，能够进行各种变化。

11.1第1变化例

在所述实施方式中，说明了表示第1页或第2页的信息包含于地址信号的情况，但表示第1页或第2页的信息也可以作为前缀指令而从控制器200发送。关于本例使用图18及图19进行说明。

如图18所示，与第1实施方式的图2不同的方面为，NAND型闪速存储器100通过指令接收第1页及第2页的信息，从指令解码器126将信号PLN0_PG2及信号PLN1_PG2发送至存储单元控制寄存器130。

此外，如图19所示，从控制器200向NAND型闪速存储器100发送数据时，在指令“C1”之前附加表示第1页的指令“P1”或表示第2页的“P2”作为前缀指令。

11.2第2变化例

在第1实施方式中，如图6所示，控制器200在第1次和第3次数据发送时，是发送指令“DC3”，但也可以使用指令“TC2”。关于本例使用图20及图21进行说明。

如图20及图21所示，控制器200在第1次和第3次数据发送时(图20的参照符号(a)及(c))是发送指令“TC2”。并且，信号CMD_TC2也对应于指令“TC2”而被设为“H”电平。由此，在第1次数据接收后(图20及图21的参照符号(1))，读出单元113将片PLN1中储存于第1高速缓冲存储器116_1的数据“Data1_1”传送至第2高速缓冲存储器117_1。此外，在第3次数据接收后(图20及图21的参照符号(1))，读出单元113将片PLN0中储存于第1高速缓冲存储器116_0的数据“Data2_0”传送至第2高速缓冲存储器117_0。

11.3第3变化例

在第1实施方式中，控制器200是按照片PLN1的第1页、片PLN0的第1页、片PLN0的第2页、片PLN1的第2页的顺序发送数据，但数据发送顺序能够任意地变更。具体地说明数据发送顺序的组合。

首先，在第1次数据发送中，发送与4个页(片PLN0的第1及第2页、以及片PLN1的第1及第2页)中的一个对应的数据。

接下来，在第2次数据发送中，发送与第1次数据发送中未发送的3个页中的一个对应的数据。例如，在第1次数据发送中发送了片PLN0的第1页的数据的情况下，便发送与3个页(片PLN0的第2页、以及片PLN1的第1及第2页)中的一个对应的数据。

接下来，在第3次数据发送中，发送与第1次及第2次数据发送中未发送的2个页中的一个对应的数据。例如，在第1次数据发送中发送了片PLN0的第1页的数据，在第2次数据发送中发送了片PLN1的第2页的数据的情况下，便发送与2个页(片PLN0的第2页及片PLN1的第1页)中的一个对应的数据。

接下来，在第4次数据发送中，发送第1次至第3次数据发送中未发送的页的数据。例如在第1次数据发送中发送了片PLN0的第1页的数据，在第2次数据发送中发送了片PLN1的第2页的数据，在第3次数据发送中发送了片PLN1的第1页的数据的情况下，便发送片PLN0的第2页的数据。

由此，控制器200在发送4个页(片PLN0及PLN1的第1及第2页)的数据的情况下，其顺序组合为4×3×2共24种。

另外，若包括在对各个数据发送如第2实施方式说明的那样执行了数据的重写或OR运算的情况，或如第3实施方式说明的那样无页数据的情况等，数据发送顺序的组合便会进一步增加。

11.4其他变化例

另外，所述实施方式只不过为一个例子，各实施方式能够进行各种变化。而且，各实施方式只要可能便能够进行组合。例如，也可以对第1实施方式的构成，应用第2实施方式和第6实施方式，将储存于第2高速缓冲存储器117的数据暂时读出至控制器200，进行ECC等处理后，再次发送至第2高速缓冲存储器117进行重写。

而且，所述实施方式的“传送”包含移动数据的情况，也包含复制数据的情况。具体来说，例如从第1高速缓冲存储器116向第2高速缓冲存储器117或第3高速缓冲存储器118传送数据时，第1高速缓冲存储器116可以在传送后保存数据，也可以删除数据。

而且，所述实施方式能够应用于平面型NAND型闪速存储器或三维层叠型NAND型闪速存储器的任一种。

而且，在第7至第10实施方式中，说明了从2值写入移行至4值写入、或一开始便进行4值写入的方法。但，并不限于此，在超多值的情况下，例如从2值写入移行至8值写入、从4值写入移行至8值写入、或一开始便进行8值写入的情况等也能够使用同样的方法。换句话说，即便在存储单元晶体管MT能够保存2比特以上的数据的情况下，也能够应用所述第7至第10实施方式。

而且，在第7至第10实施方式中，数据锁存电路1125具备3个高速缓冲存储器，但并不限于此，只要具备至少2个以上的高速缓冲存储器便可。

而且，所述实施方式的“连接”也包含在中间介置例如晶体管或电阻等其他某物而间接连接的状态。

虽对本发明的若干实施方式进行了说明，但所述多个实施方式是作为示例而提示的，并不意图限定发明的范围。所述实施方式能够以其他各种形态实施，且在不脱离发明主旨的范围内能够进行各种省略、置换、变更。所述实施方式或其变化包含于发明的范围及主旨，同样包含于权利要求记载的发明及其均等范围内。

另外，本发明相关的各实施方式也可以如以下所示。

(1)在读出动作中，

A电平的读出动作中对被选择字线施加的电压为例如0V～0.55V之间。并不限定于此，也可以是0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V任一个之间。

B电平的读出动作中对被选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可以是1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V任一个之间。

C电平的读出动作中对被选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可以是3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V任一个之间。

作为读出动作的时间(tR)也可以是例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述包含编程动作和验证动作。在写入动作中，

编程动作时对被选择的字线最初施加的电压为例如13.7V～14.3V之间。并不限定于此，也可以是例如13.7V～14.0V、14.0V～14.6V任一个之间。

也可以变更对第奇数个字线进行写入时对被选择的字线最初施加的电压、以及对第偶数个字线进行写入时对被选择的字线最初施加的电压。

将编程动作设为ISPP方式(Incremental Step Pulse Program)时，递增电压可以列举例如0.5V左右。

对非选择的字线施加的电压也可以是例如6.0V～7.3V之间。并不限定于该情况，可以是例如7.3V～8.4V之间，还可以是6.0V以下。

也可以根据非选择的字线是第奇数个字线、还是第偶数个字线，来变更要施加的通过电压。

写入动作的时间(tProg)也可以是例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，

对形成于半导体衬底上部且上方配置有所述存储单元的井最初施加的电压为例如12V～13.6V之间。并不限定于该情况，也可以是例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

删除动作的时间(tErase)也可以是例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造为，

在半导体衬底(硅衬底)上具有介隔膜厚4～10nm的隧道绝缘膜而配置的电荷储存层。该电荷储存层可以是膜厚2～3nm的SiN、或SiON等绝缘膜和膜厚3～8nm的多晶硅的层叠构造。此外，多晶硅中也可以添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜具有被例如膜厚3～10nm的下层High-k膜和膜厚3～10nm的上层High-k膜夹着的膜厚4～10nm的氧化硅膜。High-k膜可列举HfO等。此外，氧化硅膜的膜厚可以比High-k膜的膜厚厚。在绝缘膜上经由膜厚3～10nm的功函数调整用材料而形成膜厚30nm～70nm的控制电极。于此，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可以使用W等。

此外，可以在存储单元间形成气隙。

[符号的说明]

1 存储系统

100 NAND型闪速存储器

110 核心部

111 存储单元阵列

112 行解码器

113 读出单元

114 NAND串

115 读出放大器

116 第1高速缓冲存储器

117 第2高速缓冲存储器

118 第3高速缓冲存储器

119 内部总线

120 周边电路部

121、122 输入缓冲器

123、124 输出缓冲器

125 地址缓冲器

126 指令解码器

127 数据缓冲器

128 选择器

129 状态机

130 存储单元控制寄存器

200 控制器

201 主机接口电路

202 存储器

203 处理器

204 缓冲存储器

205 NAND接口电路

206 ECC电路

300 主机设备

1100 存储系统

1110 存储器控制器

1111 主机接口

1112 RAM

1113 ECC电路

1114 CPU

1115 ROM

1116 闪速存储器接口

1120 NAND型闪速存储器

1121 输入输出缓冲器

1122 控制电路

1123 列解码器

1124 失效比特计数器电路

1125 数据锁存电路

1125a 第1高速缓冲存储器

1125b 第2高速缓冲存储器

1125c 第3高速缓冲存储器

1126 读出放大器

1127 行地址缓冲器

1128 行解码器

1130 存储单元阵列

1131 NAND串

1200 主机装置