1.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元；以及
多个页缓冲器，分别与存储单元阵列的多个位线耦接，页缓冲器被供应内部电压以对所述多个位线预充电、或者以在感测操作期间感测流经所述多个位线的电流量；
其中，每个页缓冲器将内部电压转换成具有恒定电势电平的电源电压。
2.根据权利要求1所述的半导体存储器件，其中，每个页缓冲器包括：
箝位电路，适用于利用内部电压之中的核心电压来对所述多个位线中的相应位线和感测节点预充电，以及用于根据相应位线的电流量来调节感测节点的电势电平；以及
电流确定电路，适用于响应于箝位电路中感测节点的电势电平而调节输出电流量。
3.根据权利要求2所述的半导体存储器件，其中，所述箝位电路包括：
第一调节器，适用于响应于第一调节信号而将核心电压调节至具有第一恒定电势电平的内部核心电压；
第一开关单元，适用于利用内部核心电压来对位线预充电；
第二开关单元，适用于利用内部核心电压来对感测节点预充电；以及
第三开关单元，适用于将位线与感测节点耦接。
4.根据权利要求3所述的半导体存储器件，其中，第一调节信号具有第一电势电平，所述第一电势电平等于或小于核心电压的最小值与第一调节器的设定值之和。
5.根据权利要求2所述的半导体存储器件，其中，所述电流确定电路包括：
第二调节器，适用于响应于第二调节信号而将内部电压之中的降频转换电压调节至具有第二恒定电势电平的内部降频转换电压；以及
第四开关单元，适用于响应于感测节点的电势电平而调节并输出内部降频转换电压的电流量。
6.根据权利要求5所述的半导体存储器件，其中，第二调节信号具有第二电势电平，所述第二电势电平等于或小于降频转换电压的最小值与第二调节器的设定值之和。
7.一种页缓冲器，包括：
位线耦接单元，耦接在位线与控制节点之间，所述位线与多个存储单元耦接，所述位线耦接单元适用于响应于位线耦接信号而将位线与控制节点电耦接；
箝位电路，被供应第一内部电压以对位线和感测节点预充电，所述箝位电路适用于根据位线的电流量来调节感测节点的电势电平；
电流确定电路，被供应第二内部电压，所述电流确定电路适用于响应于箝位电路中的感测节点的电势电平而调节输出电流量；以及
锁存电路，适用于储存与通过电流确定电路调节的电流量相对应的数据；
其中，电流确定电路通过将第二内部电压调节至恒定电势电平来产生电源电压。
8.根据权利要求7所述的页缓冲器，其中，所述箝位电路包括：
第一开关单元，适用于利用第一内部电压来对位线预充电；
第二开关单元，适用于利用第一内部电压来对感测节点预充电；以及
第三开关单元，适用于将位线与感测节点耦接。
9.根据权利要求7所述的页缓冲器，其中，所述电流确定电路包括：
第一调节器，适用于响应于第一调节信号而将第二内部电压调节至具有恒定电势电平的电源电压；以及
第四开关单元，适用于响应于感测节点的电势电平而调节并输出电源电压的电流量。
10.根据权利要求9所述的页缓冲器，其中，第一调节信号具有等于或小于第二内部电压的最小值与第一调节器的设定值之和的电势电平。
11.一种页缓冲器，包括：
位线耦接单元，耦接在位线与控制节点之间，所述位线与多个存储单元耦接，以及所述位线耦接单元适用于响应于位线耦接信号而将位线与控制节点电耦接；
箝位电路，被供应内部电压以对位线和感测节点预充电，以及适用于根据位线的电流量来调节感测节点的电势电平；
电流确定电路，适用于响应于箝位电路中感测节点的电势电平而调节输出电流量；以及
锁存电路，适用于储存与通过电流确定电路调节的电流量相对应的数据；
其中，箝位电路通过将内部电压调节至恒定电势电平来产生电源电压。
12.根据权利要求11所述的页缓冲器，其中，所述箝位电路包括：
第一开关单元，适用于响应于第一调节信号而将内部电压调节至具有第一恒定电势电平的第一电源电压，以及利用第一电源电压来对位线预充电；
第二开关单元，适用于响应于第二调节信号而将内部电压调节至具有第二恒定电势 电平的第二电源电压，以及利用第二电源电压来对感测节点预充电；以及
第三开关单元，适用于将位线与感测节点耦接。
13.根据权利要求12所述的页缓冲器，其中：
第一调节信号具有第一电势电平，所述第一电势电平等于或小于内部电压的最小值与第一开关单元的设定值之和；以及
第二调节信号具有第二电势电平，所述第二电势电平等于或小于内部电压的最小值与第二开关单元的设定值之和。
14.根据权利要求13所述的页缓冲器，其中：
第一开关单元和第二开关单元分别包括第一NMOS晶体管和第二NMOS晶体管；以及
第一开关单元的设定值和第二开关单元的设定值分别为第一NMOS晶体管的阈值电压的值和第二NMOS晶体管的阈值电压的值。