半导体存储装置的制作方法

本申请案享有以日本专利申请案2015-246749号(申请日：2015年12月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术：

已知有存储单元三维地排列的NAND(Not And，与非)型闪存。

技术实现要素：

本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。

实施方式的半导体存储装置包括：第1及第2存储单元，具备电荷储存层；第1位线，连接在第1存储单元；及第2位线，连接在第2存储单元。数据的写入动作重复编程动作及验证动作的组。通过写入动作，对第1存储单元写入第1数据，对第2存储单元写入与第1数据不同的第2数据。在写入动作的第1组中，在编程动作时，对第1位线施加第1电压，第2位线为电气地浮动的状态，在验证动作时，不进行与第2数据相关的验证动作而进行与第1数据相关的验证动作。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的区块的电路图。

图3是第1实施方式的半导体存储装置所具备的区块的剖视图。

图4是表示第1实施方式的存储单元晶体管的阈值分布的图表。

图5是表示第1实施方式的半导体存储装置的写入动作时的各种配线的电压的时序图。

图6是表示第1实施方式的半导体存储装置的写入动作时的情况的电路图。

图7是表示第1实施方式的半导体存储装置的写入动作时的循环计数与编程验证的关系的图。

图8是表示第1实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图9是表示第1实施方式的半导体存储装置的写入时的选择字线及位线的电压的时序图。

图10是表示第1实施方式的半导体存储装置的写入时的选择字线及位线的电压的时序图。

图11是第2实施方式的半导体存储装置所具备的读出放大器单元的电路图。

图12是表示第2实施方式的半导体存储装置的写入动作时的锁存电路SDL与总线LBUS的状态的图。

图13是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图14是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图15是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的电路图。

图16是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图17是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图18是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图19是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图20是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图21是第2实施方式的半导体存储装置的写入动作时的读出放大器单元的框图。

图22是表示第3实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图23是表示第3实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图24是表示第3实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图25是表示第3实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图26是表示第3实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图27是表示第4实施方式的半导体存储装置的写入动作时的循环计数与位线电压的关系的图。

图28是表示第4实施方式的半导体存储装置的编程动作时的位线电压的变化的示意图。

图29是表示第4实施方式的半导体存储装置的写入动作时的消耗电流、字线电压、及位线电压的变化的示意图。

图30是表示第4实施方式的半导体存储装置的写入动作时的相对于循环计数的“0”写入对象存储单元数的图表。

图31是表示第4实施方式的半导体存储装置的写入动作时的相对于循环计数的阈值电压及充电电荷量的变化的图表。

图32是表示第5实施方式的半导体存储装置的写入动作时的各种配线的电压的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有相同的功能及构成的构成要素，标注共用的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元在半导体衬底上三维地积层的三维积层型NAND型闪存为例进行说明。

1.1关于构成

1.1.1关于半导体存储装置的整体构成

首先，使用图1对本实施方式的半导体存储装置的整体构成进行说明。图1是本实施方式的NAND型闪存的框图。

如图所示，NAND型闪存1具备存储单元阵列2、行解码器3、读出放大器4、及控制电路5。

存储单元阵列2具备包含与行及列配对的非易失性的存储单元晶体管的多个区块BLK(BLK0、BLK1、BLK2、…)。各区块BLK例如包含4个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串6。存储单元阵列2内的区块数及区块内的串单元数为任意。关于存储单元阵列2的详细情况将在下文叙述。

行解码器3将行地址解码，根据该解码结果，选择区块BLK中的任一者，进而选择任一个串单元SU。然后，将需要的电压输出到区块BLK。行地址例如是从控制NAND型闪存1的控制器提供。

读出放大器4在数据的读出时，感应从存储单元阵列2读出的数据。而且，将读出数据输出到控制器。在数据的写入时，将从控制器接收的写入数据传送到存储单元阵列2。

控制电路5控制NAND型闪存1整体的动作。

1.1.2关于区块BLK的构成

其次，使用图2对所述区块BLK的构成进行说明。如上所述，区块BLK例如包含4个串单元SU，各串单元SU包含多个NAND串6。

NAND串6的各个例如包含8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极及电荷储存层，且非易失地保存数据。而且，存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

串单元SU0～SU3的各自的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。相对于此，串单元SU0～SU3的各自的选择晶体管ST2的栅极例如共同连接在选择栅极线SGS。当然，也可连接在针对每个串单元而不同的选择栅极线SGS0～SGS3。而且，处于相同的区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共同连接在字线WL0～WL7。

而且，在存储单元阵列2内处于相同列的NAND串6的选择晶体管ST1的漏极共同连接在位线BL(BL0～BL(L－1)，其中(L－1)为2以上的自然数)。也就是说，位线BL在多个区块BLK间将NAND串6共用地连接。进而，多个选择晶体管ST2的源极共同连接在源极线SL。

也就是说，串单元SU为连接在不同的位线BL，且连接在相同的选择栅极线SGD的NAND串6的集合体。而且，区块BLK为使字线WL共用的多个串单元SU的集合体。而且，存储单元阵列2为使用位线BL共用的多个区块BLK的集合体。

图3是区块BLK的一部分区域的剖视图。如图所示，在p型井区域10上，形成着多个NAND串6。也就是说，在井区域10上，依次积层着作为选择栅极线SGS而发挥功能的例如4层的配线层11、作为字线WL0～WL7而发挥功能的8层的配线层12、及作为选择栅极线SGD而发挥功能的例如4层的配线层13。在所积层的配线层间，形成着未图示的绝缘膜。

而且，形成着贯通这些配线层13、12、11而到达井区域10的柱状的导电体14。在导电体14的侧面，依次形成着栅极绝缘膜15、电荷储存层(绝缘膜或导电膜)16、及区块绝缘膜17，由此形成着存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体14成为作为NAND串6的电流路径而发挥功能，且形成各晶体管的信道的区域。而且，导电体14的上端连接在作为位线BL而发挥功能的金属配线层18。

在井区域10的表面区域内，形成着n⁺型杂质扩散层19。在扩散层19上形成着接触插塞20，接触插塞20连接在作为源极线SL而发挥功能的金属配线层21。进而，在井区域10的表面区域内，形成着p⁺型杂质扩散层22。在扩散层22上形成着接触插塞23，接触插塞23连接在作为井配线CPWELL而发挥功能的金属配线层24。井配线CPWELL为用来经由井区域10而对导电体14施加电位的配线。

以上的构成在记载了图3的纸面的深度方向排列着多个，通过并列在深度方向的多个NAND串6的集合而形成串单元SU。

而且，数据的删除能够以区块BLK单位、或比区块BLK更小的单位进行。关于删除方法，例如记载在称为“非易失性半导体存储装置”的2011年9月18日申请的美国专利申请案13/235,389号。而且，记载在称为“非易失性半导体存储装置”的2010年1月27日申请的美国专利申请案12/694,690号。进而，记载在称为“非易失性半导体存储装置及其数据擦除方法”的2012年5月30日申请的美国专利申请案13/483,610号。这些专利申请案的整体在本申请案说明书中通过参照而引用。

进而，关于存储单元阵列2的构成也可为其他的构成。也就是说，关于存储单元阵列2的构成，例如，记载在称为“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号。而且，记载在称为“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、称为“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、称为“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的整体在本申请案说明书中通过参照而引用。

1.1.3关于存储单元晶体管的阈值分布

其次，使用图4对本实施方式的存储单元晶体管MT的能够取得的阈值分布进行说明。

如图所示，各存储单元晶体管MT的阈值电压取包含在离散的例如8个分布的任一者中的值。将该8个分布按照阈值由低到高的顺序分别称为“Er”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平。

“Er”电平例如相当于数据的删除状态。而且，包含在“Er”电平中的阈值小于电压VfyA，具有正或负的值。

“A”～“G”电平相当于对电荷储存层注入电荷而写入数据的状态，包含在各分布中的阈值例如具有正的值。包含在“A”电平中的阈值为电压VfyA以上，且未达电压VfyB(其中，VfyB＞VfyA)。包含在“B”电平中的阈值为电压VfyB以上，且未达电压VfyC(其中，VfyC＞VfyB)。包含在“C”电平中的阈值为电压VfyC以上，且未达电压VfyD(其中，VfyD＞VfyC)。包含在“D”电平中的阈值为电压VfyD以上，且未达电压VfyE(其中，VfyE＞VfyD)。包含在“E”电平中的阈值为电压VfyE以上，且未达电压VfyF(其中，VfyF＞VfyE)。包含在“F”电平中的阈值为电压VfyF以上，且未达电压VfyG(其中，VfyG＞VfyF)。而且，包含在“G”电平中的阈值为电压VfyG以上，且未达电压VREAD及VPASS(其中，VREAD＞VfyG)。此外，VREAD及VPASS为分别在数据的读出时及写入时施加到非选择字线的电压。

像以上一样，各存储单元晶体管MT具有8个阈值分布中的任一个，由此能够取8种状态。通过将这些状态以二进制数表达分配为“000”～“111”，而各存储单元晶体管MT能够保存3比特的数据。

而且，有时将该3比特数据的各比特分别称为上位比特、中位比特、及下位比特。进而，详细情况将在下文叙述，数据是相对于连接在任一个字线的多个存储单元晶体管(例如连接在所有位线的L个存储单元晶体管)一次写入。将该单位称为页。而且，有时将一次写入的上位比特的集合称为上位页，将中位比特的集合称为中位页，将下位比特的集合称为下位页。

此外，在图4中以8个电平离散地分布的情况为例进行了说明，此例如为数据的刚写入后的理想的状态。因此，事实上能够引起相邻的电平重叠。例如，存在数据的写入后，因干扰等而“Er”电平的上端与“A”电平的下端重叠的情况。在此种情况下，例如使用ECC(Error Correcting Code，错误校正码)技术等来校正数据。

1.2关于写入动作

其次，对本实施方式的数据的写入动作进行说明。

1.2.1关于写入动作的概念

首先，对本实施方式的写入动作简单地进行说明。首先，写入动作大概包含编程动作及验证动作。

编程动作是通过将电子注入到电荷储存层而使阈值上升(或通过禁止注入而维持阈值)的动作。以下，将使阈值上升的动作称为「“0”编程」或「“0”写入」，对成为“0”编程对象的位线BL赋予“0”数据。另一方面，将维持阈值的动作称为「“1”编程」、「“1”写入」、或「写入禁止」，对成为“1”编程对象的位线BL赋予“1”数据。而且，在本实施方式中，使与并非“1”编程对象，也不进行“0”编程的存储单元晶体管MT对应的位线BL浮动。关于该情况将在下文详细地说明。

验证动作是在编程动作之后，通过将数据读出，而判定存储单元晶体管MT的阈值是否达到目标电平的动作。达到目标电平的存储单元晶体管MT然后被写入禁止。

通过重复以上的编程动作与验证动作的组合，而存储单元晶体管MT的阈值上升到目标电平。

图5表示编程动作时的各配线的电位变化。如图所示，首先，读出放大器4将编程数据传送到各位线BL。对赋予了“0”数据的位线BL施加“L”电平，例如0V。对赋予了“1”数据的位线BL施加“H”电平，例如2.5V。浮动的位线BL的电位通过与周围的配线的电容耦合，而上升到例如1V左右。

而且，行解码器3选择任一个区块BLK，进而选择任一个串单元SU。而且，对所选择的串单元SU中的选择栅极线SGD施加例如5V，而使选择晶体管ST1为导通状态。另一方面，通过对选择栅极线SGS施加0V，而使选择晶体管ST2为断开状态。

进而，行解码器3将选择区块BLK中的非选择串单元SU及非选择区块BLK中的非选择串单元SU的选择栅极线SGD及SGS设为0V，而使选择晶体管ST1及ST2为断开状态。

而且，源极线SL被设为例如1V(比选择栅极线SGS的电位更高的电位)。

然后，行解码器3将选择区块BLK中的选择串单元SU中的选择栅极线SGD的电位设为例如2.5V。该电位为使与赋予了“0”数据(0V)的位线BL对应的选择晶体管ST1导通，但使与赋予了“1”数据(2.5V)的位线BL对应的选择晶体管ST1截止的电压。

而且，行解码器3在选择区块BLK中选择任一个字线WL，对选择字线施加电压VPGM，对其他的非选择字线WL施加电压VPASS。电压VPGM为用来通过隧道现象而将电子注入到电荷储存层的高电压，且VPGM＞VPASS。将此时的串单元SU的情况示于图6。

在图6中，图示了与“0”写入对象的位线BL、“1”写入对象的位线BL、及浮动的位线BL对应的3个NAND串。而且，表示了选择字线WL3时的情况。

如图所示，对选择字线WL3施加电压VPGM，对非选择字线WL0～WL2及WL4～WL7施加电压VPASS。

而且，在与“0”写入对象的位线BL对应的NAND串中，选择晶体管ST1成为导通状态。因此，连接在选择字线WL3的存储单元晶体管MT3的信道电位Vch成为0V。也就是说，控制栅极与信道之间的电位差变大，其结果，电子被注入到电荷储存层，而存储单元晶体管MT3的阈值上升。

在与“1”写入对象的位线BL对应的NAND串中，选择晶体管ST1成为截止状态。因此，连接在选择字线WL3的存储单元晶体管MT3的信道电气地浮动，通过与字线WL等的电容耦合而信道电位Vch上升到电压VPGM附近。也就是说，控制栅极与信道之间的电位差变小，其结果，电子未被注入到电荷储存层，而维持存储单元晶体管MT3的阈值(越向阈值分布电平更高的分布过渡则阈值越不变动)。

位线BL浮动的NAND串的选择晶体管ST1根据位线BL的电位而成为导通或断开状态。而且，即便为导通或断开状态，也根据位线BL的电位而成为较强的导通状态或较弱的导通状态、或者较强的断开状态或较弱的断开状态。根据该状态，决定NAND串的信道电位，存储单元晶体管MT3的阈值稍微上升或大致维持。

1.2.2关于写入动作的具体例

使用图7及图8，对本实施方式的写入动作更具体地进行说明。在图7及图8中，以通过将编程动作与验证动作的组合重复19次而写入数据的情况为例而表示。将该重复动作称为“循环”。

在图7中，表示了在各循环中进行的验证动作的目标电平。如图所示，在第1次及第2次的循环中，验证仅以“A”电平为对象而进行。也就是说，在验证动作时对选择字线WL施加电压VfyA，而不施加电压VfyB～VfyG。接着，在第3次及第4次的循环中，验证动作以“A”电平与“B”电平为对象而进行。也就是说，在验证动作时，对选择字线WL依次施加电压VfyA及VfyB，而不施加电压VfyC～VfyG。

在第5次及第6次的循环中，验证动作以“A”电平、“B”电平、及“C”电平为对象而进行。也就是说，在验证动作时，对选择字线WL依次施加电压VfyA、VfyB、及VfyC，而不施加电压VfyD～VfyG。而且，以“A”电平为对象的验证动作在第6次的循环中完成。这是因为，例如在6次的循环计数中向“A”电平的编程大致完成的情况是统计地求出。

而且，在第7次及第8次的循环中，验证动作以“B”电平、“C”电平、及“D”电平为对象而进行。也就是说，在验证动作时，对选择字线WL依次施加电压VfyB、VfyC、及VfyD。而且，以“B”电平为对象的验证动作在第8次的写入动作完成。进而，在第9次及第10次的循环中，验证动作以“C”电平、“D”电平、及“E”电平为对象而进行。也就是说，在验证动作时，对选择字线WL依次施加电压VfyC、VfyD、及VfyE。而且，以“C”电平为对象的验证动作在第10次的循环中完成。

以后，同样地进行至“G”电平的写入为止，循环最大重复19次。

图8表示与图7对应，各循环中的与阈值的目标电平对应的位线的状态。在图8中，“1”的表达是指对所对应的位线BL赋予“1”数据，“0”的表达是指赋予“0”数据，“FL”的表达是指位线BL浮动。

如图所示，在将储单元晶体管MT的阈值维持为“Er”电平的情况下，遍及所有循环而对位线BL赋予“1”数据。也就是说，在写入动作的期间，始终将选择晶体管ST1设为截止状态。

在阈值的目标电平为“A”电平的情况下，也就是说，相对于应使阈值从“Er”电平内的值向“A”电平内的值上升的存储单元晶体管MT，在第1次至第6次的循环中能够进行“0”编程动作。这与进行相对于“A”电平的验证动作的循环对应。直至验证通过为止对位线BL赋予“0”数据，在通过之后赋予“1”数据。而且，在完成了编程动作的第7次以后的循环中，也对位线BL赋予“1”数据，而设为写入禁止。

在目标电平为“B”电平的情况下，也就是说，相对于应使阈值从“Er”电平内的值向“B”电平内的值上升的存储单元晶体管MT，在第3次至第8次的循环中能够进行“0”编程动作。这与进行相对于“B”电平的验证动作的循环对应。在第1次及第2次的循环中，位线BL浮动。在之后的第3次至第8次的循环中，直至验证通过为止对位线BL赋予“0”数据，在通过之后赋予“1”数据。而且，即便在完成了编程动作的第9次以后的循环中，也对位线BL赋予“1”数据，而设为写入禁止。

在目标电平为“C”电平的情况下，在第5次至第10次的循环中能够进行“0”编程动作。在第1次至第4次的循环中，位线BL被设为浮动。在之后的第5次至第10次的循环中，直至验证通过为止对位线BL赋予“0”数据，在通过之后赋予“1”数据。而且，即便在完成了编程动作的第11次以后的循环中，也对位线BL赋予“1”数据，而设为写入禁止。

然后同样地，进行“G”电平之前的编程动作。

将以上的动作时的各配线的电位的情况示于图9及图10。图9及图10表示了第1次至第12次的循环中的选择字线WL的电位、与应维持“Er”电平的存储单元晶体管MT对应的位线BL(在图9及图10中BL表达为(“Er”))的电位、及与应使阈值上升到“A”～“C”电平内的值的存储单元晶体管MT对应的位线BL(在图9中分别表达为BL(“A”)、BL(“B”)、及BL(“C”))的电位的时间变化。

如图所示，在第1次的循环中，对位线BL(“A”)进行“0”编程，而位线BL(“B”)及BL(“C”)设为浮动。而且，仅对“A”电平进行验证动作。也就是说，将位线BL(“A”)预充电为例如0.7V，对选择字线WL施加验证电压VfyA。其他的位线BL(“Er”)、BL(“B”)、及BL(“C”)固定为例如0V等，偏离验证对象。在第2次的循环中，电压VPGM增加，进行与第1次的循环相同的动作。在第3次的循环中，对位线BL(“A”)及BL(“B”)进行“0”编程，而位线BL(“C”)设为浮动。而且，对“A”电平及“B”电平进行验证动作。也就是说，将位线BL(“A”)及BL(“B”)预充电为例如0.7V，对选择字线WL依次施加验证电压VfyA及VfyB。其他的位线BL(“Er”)及BL(“C”)固定为例如0V等，偏离验证对象。

在第4次的循环中，电压VPGM增加，进行与第3次的循环相同的动作。

在第5次的循环中，对位线BL(“A”)、BL(“B”)、及BL(“C”)进行“0”编程。而且，对“A”电平、“B”电平、及“C”电平进行验证动作。在第6次的循环中，电压VPGM增加，进行与第5次的循环相同的动作。

以下同样地进行写入动作，在第11次的循环中，位线BL(“A”)、BL(“B”)、及BL(“C”)全部设为写入禁止。

此外，将与“0”数据或“1”数据对应的电压施加到位线BL的时机与将位线BL设为浮动的时机大致同时。但是，该“同时”的用语容许例如最大2μs的误差。

1.3本实施方式的效果

像以上一样，如果为本实施方式的半导体存储装置，那么能够降低消耗电力。以下，对本效果进行说明。

如果为本实施方式的构成，那么在编程动作时，使一部分的位线BL为电气地浮动的状态。设为浮动的位线BL为编程动作实质上无助于数据的写入的位线。所谓实质上无助于的意思如下所述。

例如，在图8中，着眼于位线BL(“G”)。“G”电平为保存3比特的存储单元晶体管MT的能够取得的阈值中最高的阈值。因此，必须施加相对较高的电压VPGM而将大量的电子注入到电荷储存层。因此，在第1次或第2次的循环等初始的循环中，电压VPGM设定得较低。这是因为，编程的目标电平为“A”电平或“B”电平等的电压相对较低的阈值分布。使用此种较低的电压VPGM的编程的阈值变动与从“Er”电平向“G”电平的变动幅度相比为几乎能够忽视的程度。而且，向“G”电平的阈值变动是通过电压VPGM充分高的例如第14次以后的循环而实质地进行。这是所述的“实质上无助于写入”的意思。

因此，在本实施方式中，在仅产生几乎能够忽视的程度的阈值变动的第1次至第13次的循环中，使位线BL(“G”)为浮动的状态。其他的位线BL(“B”)～BL(“F”)也相同(参照图8)。设为浮动的位线BL的电位是通过与周围的配线，特别是位线BL的电容耦合而上升。

其结果，与对未通过验证的位线BL的全部赋予“0”数据的情况相比，能够削减赋予“0”数据的位线BL的根数。也就是说，能够减少赋予“0”数据的位线BL与赋予“1”数据的位线BL相邻的部位。换句话说，能够减小位线间的电位差。因此，能够降低用来对位线BL进行充电的消耗电力。进而，由于能够增加设为写入禁止的位线BL，所以能够降低将非选择字线WL充电为电压VPASS时的充电电流。

像以上一样，能够降低对位线BL及字线WL充电时的消耗电力，其结果，这些配线的充电速度也能够提高，也能够使NAND型闪存的写入动作高速化。

2.第2实施方式

其次，对第2实施方式的半导体存储装置进行说明。本实施方式是关于所述第1实施方式中的读出放大器4的详细情况。以下，仅对与第1实施方式不同的方面进行说明。

2.1关于读出放大器4的构成

读出放大器4具备针对每个位线BL而设置的读出放大器单元SAU。图11是1个读出放大器单元SAU的电路图。

如图所示，读出放大器单元SAU具备读出放大器部SA、4个锁存电路SDL、LDL、UDL、及XDL、预充电电路30、以及总线开关32。

读出放大器部SA感应读出至位线BL的数据，且根据编程数据对位线BL施加电压。也就是说，读出放大器部SA为对位线BL直接地进行控制的模块。进而，为进行使用锁存电路SDL、UDL、及LDL内的数据的运算的模块。锁存电路SDL、UDL、及LDL相互间的数据的发送接收是经由读出放大器部SA而进行。

如图所示，读出放大器部SA具备高耐压n信道MOS晶体管40、低耐压n信道MOS晶体管41～49、低耐压p信道MOS晶体管50、及电容器元件51。

晶体管40对栅极施加信号BLS，且电流路径的一端连接在所对应的位线BL。晶体管41的电流路径的一端连接在晶体管40的电流路径的另一端，且对栅极施加信号BLC，电流路径的另一端连接在节点SCOM。晶体管41用来使所对应的位线BL箝位为与信号BLC对应的电位。

晶体管44的电流路径的一端连接在晶体管40、41的连接节点，对另一端赋予电压VLSA，对栅极赋予信号NLO。晶体管42的电流路径的一端连接在节点SCOM，对栅极输入控制信号BLX。晶体管50的电流路径的一端连接在晶体管42的电流路径的另一端，对另一端赋予电源电压VHSA，栅极连接在节点INV_S。晶体管43的电流路径的一端连接在节点SCOM，另一端连接在节点SEN，对栅极输入控制信号XXL。电容器元件52的一个电极连接在节点SEN，对另一个电极输入时钟CLK。对晶体管46的电流路径的一端输入时钟CLK，栅极连接在节点SEN。晶体管47的电流路径的一端连接在晶体管46的电流路径的另一端，另一端连接在总线LBUS，对栅极输入控制信号STB。

晶体管45的电流路径的一端连接在节点SEN，另一端连接在总线LBUS，对栅极输入控制信号BLQ。晶体管49的电流路径的一端接地，栅极连接在总线LBUS。晶体管48的电流路径的一端连接在晶体管49的电流路径的另一端，另一端连接在节点SEN，对栅极输入信号LSL。

锁存电路SDL、UDL、及LDL暂时保存数据。在数据的写入时，根据该3个锁存电路中的锁存电路SDL的保存数据，而读出放大器部SA对位线BL进行控制。其他的锁存电路UDL及LDL是各个存储单元晶体管保存2比特以上的数据的多值动作用，或者是为了进行所谓的快传写(Quick pass write)动作而使用。

锁存电路SDL具备低耐压n信道MOS晶体管60～63及低耐压的p信道MOS晶体管64～67。

晶体管60的电流路径的一端连接在总线LBUS，另一端连接在节点LAT_S，对栅极输入控制信号STL。晶体管61的电流路径的一端连接在总线LBUS，另一端连接在节点INV_S，对栅极输入控制信号STL。晶体管62的电流路径的一端接地，另一端连接在节点LAT_S，栅极连接在节点INV_S。晶体管63的电流路径的一端接地，另一端连接在节点INV_S，栅极连接在节点LAT_S。晶体管64的电流路径的一端连接在节点LAT_S，栅极连接在节点INV_S。晶体管65的电流路径的一端连接在节点INV_S，栅极连接在节点LAT_S。晶体管66的电流路径的一端连接在晶体管64的电流路径的另一端，对另一端施加电源电压VDDSA，对栅极输入信号SLL。晶体管67的电流路径的一端连接在晶体管65的电流路径的另一端，对另一端施加电源电压VDDSA，对栅极输入控制信号SLI。

在锁存电路SDL中，由晶体管62、64构成第1反相器，由晶体管63、65构成第2反相器。而且，第1反相器的输出及第2反相器的输入(节点LAT_S)经由数据传送用的晶体管60而连接在总线LBUS，第1反相器的输入及第2反相器的输出(节点INV_S)经由数据传送用的晶体管61而连接在总线LBUS。锁存电路SDL将数据由节点LAT_S保存，将其反转数据由节点INV_S保存。

由于锁存电路LDL及UDL具有与锁存电路SDL相同的构成，所以省略说明，各晶体管的参照编号及信号名如图11所示与锁存电路SDL的参照编号及信号名加以区别而作以下说明。而且，在各读出放大器单元SAU中，读出放大器部SA、以及3个锁存电路SDL、UDL、及LDL是以能够相互发送接收数据的方式通过总线LBUS而连接。

预充电电路30对总线LBUS进行预充电。预充电电路30例如包含低耐压n信道MOS晶体管31，电流路径的一端连接在总线LBUS，对另一端赋予电压VHLB，对栅极赋予控制信号LPC。而且，预充电电路30通过将电压VHLB传送到总线LBUS，而对总线LBUS进行预充电。

总线开关32将总线LBUS与总线DBUS连接。也就是说，总线开关32例如包含低耐压n信道MOS晶体管33，电流路径的一端连接在总线LBUS，另一端连接在总线DBUS，对栅极赋予控制信号DSW。

锁存电路XDL连接在总线DBUS，用于读出放大器单元SAU与外部之间的数据的发送接收。也就是说，例如将从控制器等发送的数据首先保存在锁存电路XDL，然后，经由总线DBUS及LBUS而传送到锁存电路SDL、LDL、及UDL的任一个。相反也相同。由于锁存电路XDL的构成与所述锁存电路SDL大致相同，所以省略说明。

此外，所述构成的读出放大器单元SAU中的各种信号例如是通过控制电路5而赋予。

2.2关于读出放大器单元SAU的动作

其次，对数据写入时的读出放大器单元SAU的动作进行说明。图12表示了在“1”写入的情况下、“0”写入的情况下、使位线浮动的情况下、及快传写(quick pass write)动作的情况下的锁存电路SDL所保存的数据及对总线LBUS赋予的数据。

＜“1”写入的情况＞

首先，对“1”写入的情况进行进行说明。如图12所示，在进行“1”写入的情况下，将“1”数据保存在锁存电路SDL。也就是说，设为节点LAT_S＝“H”电平、INV_S＝“L”电平。而且，对总线LBUS赋予“0”数据。也就是说，设为LBUS＝“L”电平。

将此时的读出放大器部SA的动作示于图13。如图所示，晶体管41～43、48、50设为导通状态，晶体管49设为断开状态。因此，通过从晶体管50至位线BL的路径，而位线BL充电被为例如正电压VDD(在第1实施方式中图5中所说明的例如2.5V)。

＜“0”写入的情况＞

其次，对“0”写入的情况进行说明。如图12所示，在进行“0”写入的情况下，将“0”数据保存在锁存电路SDL。也就是说，设为节点LAT_S＝“L”电平、INV_S＝“H”电平。而且，对总线LBUS赋予“1”数据。也就是说，设为LBUS＝“H”电平。

将此时的读出放大器部SA的动作示于图14。与图13不同点在于，晶体管50成为断开状态，晶体管49成为导通状态。因此，利用从晶体管49至位线BL的路径，而位线BL的电位设为例如VSS(在第1实施方式中图5所说明的例如0V)。

＜快传写动作的情况＞

其次，对快传写动作的情况进行说明。所谓快传写动作，是指在成为写入对象的存储单元晶体管MT的阈值比目标电平充分低的情况下，也就是说小于第1验证电压的期间，如图14所说明进行“0”写入。而且，达到第1验证电压以上之后，使位线BL的电压上升，且使用相当于成为最终的目标的目标电平的第2验证电压进行写入的方法。通过使位线BL的电压上升，而减小存储单元晶体管MT的阈值的变动幅度，能够高精度地控制阈值分布。以下，为方便起见，将存储单元晶体管MT的阈值达到第1验证电压以上之后的动作作为快传写动作进行说明。

如图12所示，在快传写动作中，将“0”数据保存在锁存电路SDL，对总线LBUS赋予“1”数据。该条件与“0”写入时相同。

快传写动作与“0”写入不同的方面为信号BLC的电位。也就是说，快传写动作时的信号BLC的电位与“0”写入时相比设定得较低。由此，从位线BL流通至晶体管49的电流量得到抑制，位线BL的电位设为例如VDD(例如2.5V)与VSS(例如0V)之间的值。

＜使位线浮动的情况＞

其次，对使位线BL浮动的情况进行说明。在该情况下，如图12所示，将“0”数据保存在锁存电路SDL，设为节点LAT_S＝“L”电平、INV_S＝“H”电平。而且，也对总线LBUS赋予“0”数据，设为LBUS＝“L”电平。

将此时的读出放大器部SA的动作示于图15。如图15所示，在该情况下，晶体管49、50的两者成为断开状态。也就是说，节点SCOM既未连接在电源电位也未连接在接地电位，成为电气地浮动的状态。其结果，位线BL也成为电气地浮动的状态。

2.4关于读出放大器单元SAU的动作的具体例

其次，对数据写入时的读出放大器单元SAU的动作的具体例，特别着眼于用来获得图12的条件的动作，使用图16至图21进行说明(关于快传写动作省略)。图16至图21是读出放大器单元SAU的框图。

以下，为了说明的简化，以各存储单元晶体管MT保存2比特数据的情况为例进行说明。保存2比特数据的存储单元晶体管MT的阈值分布从较低者起依次为“E”电平、“A”电平、“B”电平、及“C”电平。而且，以4根位线BL0～BL3的写入目标电平分别为“E”电平、“A”电平、“B”电平、及“C”电平的情况为例进行说明。而且，将与位线BL0～BL3对应的读出放大器单元SAU分别表达为SAU0～SAU3。

首先，如图16所示，从控制器对读出放大器单元SAU0～SAU3的锁存电路XDL传送编程数据(2比特数据)。而且，锁存电路XDL内的编程数据的上位比特经由总线LBUS而传送到锁存电路UDL，下位比特传送到锁存电路LDL。其结果，在读出放大器单元SAU0的锁存电路UDL及LDL中保存“1”数据。而且，在读出放大器单元SAU1的锁存电路UDL中保存“0”数据，在LDL中保存“1”数据。进而，在读出放大器单元SAU2的锁存电路UDL及LDL中保存“0”数据。而且，在读出放大器单元SAU3的锁存电路UDL中保存“1”数据，在LDL中保存“0”数据。

其次，进行用来执行第1次的写入循环的准备。在本例中，在第1次的循环中，将BL(“A”)设为“0”写入对象，将BL(“B”)及BL(“C”)设为浮动。也就是说，如图17所示，在各读出放大器单元SAU0～SAU3的读出放大器部SA中，进行锁存电路LDL的保存数据与锁存电路UDL的保存数据的逻辑积(AND)运算，并将其传送到锁存电路SDL。

更具体来说，总线LBUS是通过预充电电路30而预充电为“H”电平。然后，将信号LTL及UTL设为“H”电平而使晶体管70及80为导通状态。其结果，将节点LAT_L及LAT_U的电位输出到总线LBUS。于是，如果节点LAT_L及LAT_U的两者为“H”电平，那么总线LBUS维持“H”电平。另一方面，如果节点LAT_L及LAT_U中的任一者为“L”电平，那么利用晶体管72或82，而总线LBUS的电位降低至“L”电平。由此，进行AND运算。该总线LBUS的电位被暂时传送到读出放大器部SA，并从读出放大器部SA传送到锁存电路SDL。其结果，在读出放大器单元SAU0的锁存电路SDL中保存“1”数据，在读出放大器单元SAU1～SAU3的锁存电路SDL中保存“0”数据。

其次，如图18所示，在各读出放大器单元SAU0～SAU3中，进行锁存电路LDL的保存数据与锁存电路UDL的保存数据的反转数据的AND运算，并将其输出到总线LBUS。

该运算方法与图17的情况不同点在于，在锁存电路UDL中，通过将并非信号UTL而是信号UTI设为“H”电平，而晶体管81成为导通状态。由此，对预充电为“H”电平的总线LBUS，输出节点LAT_L的电位与节点INV_U的电位，总线LBUS的电平成为两者的电平的AND运算结果。而且，由于无须将总线LBUS的数据传送到其他的锁存电路，所以读出放大器部SA也可无助于本动作。

以上的结果，在读出放大器单元SAU0中成为SDL＝1、LBUS＝“0”，位线BL0被设为写入禁止。而且，在读出放大器单元SAU1中成为SDL＝0、LBUS＝“1”，位线BL0被设为“0”写入对象。而且，在读出放大器单元SAU2及SAU3中成为SDL＝0，LBUS＝“0”，位线BL2及BL3被设为浮动的状态。

图19表示了根据图18的结果进行编程动作，接着进行关于“A”电平的验证动作之后的情况。如图所示，成为验证对象的为位线BL1。因此，在读出放大器单元SAU1中，将读出放大器部SA中的验证结果传送到锁存电路SDL。也就是说，如果通过验证那么设为SDL＝“1”，如果失败那么设为SDL＝“0”。而且，在与设为写入禁止的位线BL0对应的读出放大器单元SAU0中，维持SDL＝“1”。而且，在不成为验证对象的读出放大器单元SAU2及SAU3中，维持SDL＝“0”。此外，锁存电路LDL及UDL保持图18中所说明的状态。

其次，进行用来执行第2次的写入循环的准备。在本例中，以在第1次的循环中，BL(“A”)根据验证结果设为“0”写入对象，BL(“B”)及BL(“C”)设为浮动的情况为例进行说明。也就是说，如图20所示，在各读出放大器单元SAU0～SAU3的读出放大器部SA中，进行锁存电路LDL的保存数据与锁存电路SDL的保存数据的反转数据的AND运算，并将其保存在总线LBUS。

本动作与图18大致相同，不同的方面为，在图20中信号STI设为“H”电平，且将节点INV_S的电位输出到总线LBUS。其结果，在读出放大器单元SAU0中成为SDL＝1、LBUS＝“0”，位线BL0被设为写入禁止。而且，在读出放大器单元SAU1中成为SDL＝0、LBUS＝“1”或“0”，位线BL0如果通过验证那么设为写入禁止，如果失败那么设为“0”写入对象。而且，在读出放大器单元SAU2及SAU3中成为SDL＝0、LBUS＝“0”，位线BL2及BL3被设为浮动的状态。

然后，进行编程动作及验证动作，与图19相同地将验证结果传送到锁存电路SDL。在第3次的循环中，不仅将位线BL(“A”)而且也将位线BL(“B”)设为“0”写入对象。此时，将锁存电路UDL的保存数据的反转数据与SDL的保存数据的反转数据的AND运算结果输出到总线LBUS。而且，根据该状态中的SDL及LBUS的数据来进行编程动作。然后，如图21所示，将“A”验证及“B”验证的结果传送到锁存电路SDL。

以下，同样地，进行“C”电平的写入。

2.4本实施方式的效果

如上所述，第1实施方式中所说明的写入动作能够通过本实施方式中所说明的读出放大器4的动作来实现。此外，本实施方式中所说明的各读出放大器单元SAU中的具体的动作只不过为一例，只要能够达成图12中所说明的条件，则其运算方法并不限定。

3.第3实施方式

其次，对第3实施方式的半导体存储装置进行说明。本实施方式是与所述第1实施方式中所说明的图8的变化例相关。以下，仅对与第1实施方式不同的方面进行说明。

3.1第1例

图22与第1实施方式中所说明的图8对应，表示了各循环中的与阈值的目标电平对应的位线的状态。

本例与图8的模式不同的方面为，与阈值的目标电平为“E”电平、“F”电平、及“G”电平的存储单元晶体管MT对应的位线BL(“E”)、BL(“F”)、及BL(“G”)在进行“0”编程之前，暂时被设为写入禁止(“1”编程)对象。

也就是说，位线BL(“E”)在第1次至第6次的循环中被设为浮动的状态，在第7次及第8次的循环中被设为写入禁止。位线BL(“F”)在第1次至第6次的循环中被设为浮动的状态，在第7次至第10次的循环中被设为写入禁止。而且，位线BL(“G”)在第1次至第6次的循环中被设为浮动的状态，在第7次至第13次的循环中被设为写入禁止。

3.2第2例

图23表示第2例。如图所示，在本例中，在图22中在第7次至第13次的循环中被设为写入禁止的位线BL(“E”)、BL(“F”)、及BL(“G”)被设为“0”编程对象。

3.3第3例

图24表示第3例。如图所示，本例是在图23中所说明的第2例中，将位线BL被设为浮动的条件与被设为“0”写入对象的条件调换。

也就是说，位线BL(“B”)在第1次及第2次的循环中被设为“0”写入对象，位线BL(“C”)在第1次至第4次的循环中被设为“0”写入对象，位线BL(“D”)在第1次至第6次的循环中被设为“0”写入对象。而且，位线BL(“E”)在第1次至第6次的循环中被设为“0”写入对象，在第7次及第8次的循环中被设为浮动，位线BL(“F”)在第1次至第6次的循环中被设为“0”写入对象，在第7次至第10次的循环中被设为浮动，位线BL(“G”)在第1次至第6次的循环中被设为“0”写入对象，在第7次至第13次的循环中被设为浮动。

3.4第4例

图25表示第4例。如图所示，在本例中，在图24中在第1次至第6次的循环中被设为“0”写入对象的位线BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)、及BL(“G”)被设为写入禁止。

3.5第5例

图26表示第5例。如图所示，本例是在第1实施方式中所说明的图8中，代替将位线BL设为浮动，而将中间电压Vmid施加到位线BL。Vmid例如为具有对应于“0”数据的电压VSS(例如0V)与对应于“1”数据的电压VDD(例如2.5V)的中间的值的电压。

此外，该第5例也能够应用于所述第1至第4例。也就是说，在图22至图25中，也可代替将位线BL设为浮动，而施加中间电压Vmid。

3.6本实施方式的效果

在本实施方式中，对与第1实施方式中所说明的图8不同的几个数据模式进行了说明，即便为本实施方式的数据模式，也能够获得与第1实施方式相同的效果。

例如，在使用图22所说明的第1例中，在第7次至第13次的循环中，通过对较多的位线BL赋予“1”数据，能够相对地减少赋予“0”数据的位线BL的根数。第2例则相反，在第7次至第13次的循环中，通过对较多的位线BL赋予“0”数据，能够相对地减少赋予“1”数据的位线BL的根数。

而且，在使用图24所说明的第3例中，在第1次至第6次的循环中，通过对较多的位线BL赋予“0”数据，能够相对地减少赋予“1”数据的位线BL的根数。第4例则相反，在第1次至第6次的循环中，通过对较多的位线BL赋予“1”数据，能够相对地减少赋予“0”数据的位线BL的根数。

进而，在使用图26所说明的第5例中，通过对位线BL赋予中间电压Vmid，能够减小在位线间所产生的电位差。

此外，由于用来获得本实施方式中所说明的数据模式的读出放大器4的动作也能够应用第2实施方式中所说明的方法，所以省略详细的说明。

4.第4实施方式

其次，对第4实施方式的半导体存储装置进行说明。本实施方式与所述第3实施方式同样地是关于第1实施方式中所说明的图8的变化例。以下，仅对与第1及第2实施方式不同的方面进行说明。

4.1关于数据模式

将本实施方式的数据模式示于图27。图27与第1实施方式中所说明的图22及第3实施方式中所说明的图22至图26对应。

如图所示，在本例中，在第1实施方式中所说明的图8的模式中，对浮动对象的位线BL，在第1次至第6次的循环中赋予“0”数据，在第7次至第13次的循环中赋予“1”数据(写入禁止)。

也就是说，位线BL(“B”)在第1次及第2次的循环中被设为“0”写入对象，位线BL(“C”)在第1次至第4次的循环中被设为“0”写入对象，位线BL(“D”)在第1次至第6次的循环中被设为“0”写入对象。而且，位线BL(“E”)在第1次至第6次的循环中被设为“0”写入对象，在第7次及第8次的循环中被设为“1”写入对象，位线BL(“F”)在第1次至第6次的循环中被设为“0”写入对象，在第7次至第10次的循环中被设为“1”写入对象，位线BL(“G”)在第1次至第6次的循环中被设为“0”写入对象，在第7次至第13次的循环中被设为“1”写入对象。

也就是说，与应将阈值电平提高至较高的电平为止的存储单元晶体管MT对应的位线BL在写入循环的初始阶段进行“0”写入，在某阶段禁止写入，然后再次进行“0”写入，然后，通过验证而禁止写入。也就是说，隔着写入禁止期间进行2次的“0”写入动作。其中，实质上通过第2次的写入动作而阈值变动，设定为成为目标的阈值电平。将该情况示于图28。图28表示了编程动作时的位线BL(“F”)的电位变动(省略了验证动作期间的图示)。

如图所示，在第1次至第6次的循环中，位线BL(“F”)的电位维持为0V，写入“0”数据。也就是说，将电荷注入到电荷储存层。在该阶段中，写入为“F”电平的存储单元的阈值与写入为其他的阈值电平的存储单元同样地位移，因而远达不到目标的阈值。因此，不需要与“F”电平相关的验证动作。

然后，在第7次至第10次的循环中，位线BL(“F”)的电位被设为VDD，禁止写入。这是用来抑制对单元阵列整体的位线充电的电荷量的控制。关于写入为“F”电平的存储单元，例如，以即便将3循环左右切换为写入禁止状态，也不会对之后的写入速度带来较大的影响为前提而设定。

然后，在第7次至第10次的循环中，位线BL(“F”)的电位被设为VDD，禁止写入。

然后，从第11次的循环开始再次将位线BL(“F”)的电位设为0V，写入“0”数据。该期间也在编程动作之后进行与“F”电平相关的验证动作，实际上进行将“F”电平设为目标的写入动作。

在图28的例中，在第16次的循环中通过验证。因此，第17次以后的循环以后，对位线BL(“F”)再次施加VDD，设为写入禁止对象。

4.2本实施方式的效果

根据本实施方式的构成，与第1实施方式同样地，能够降低半导体存储装置的消耗电力。以下对本效果详细地进行说明。

图29是示意性地表示3种数据模式、在写入这些数据模式时的编程时及验证时流通于半导体存储装置的电流ICC、选择字线WL的电压、及位线BL的电压的时序图。电流ICC例如为流通于设置在半导体存储装置的电源电压产生电路的输出端子的电流。

在数据模式为“0000”的情况下，也就是说，在对所有位线BL赋予相同的数据的情况下，几乎不产生位线间的电位差。因此，电流ICC较小。另一方面，在数据模式为“1111”的情况下，也就是说，在对几乎所有BL赋予“1”数据的情况下，由于将VDD充电至位线，所以写入时的位线充电电流增加，但因位线间无电位差，所以不会成为明显大的峰电流。而且，在数据模式为“0101”的情况下，也就是说，在赋予“0”数据与“1”数据的位线BL的根数各半的情况下，位线间的充电电容变得最大，消耗电流变得非常大(在图29中在记载为“电流峰”的点成为最大)。

然而，根据本实施方式，在像“0101”一样的数据模式时，如图28中所说明，将位线BL的一部分设为写入禁止。例如，在图29中将“0101”设为“1101”。由此，数据模式中的“0”数据的比例降低。由此，如图29中虚线所示，能够降低消耗电流。

图30是表示相对于循环计数的“0”写入对象的存储单元数的关系的图表。在图30中，粗实线表示本实施方式的情况，粗虚线表示在将位线BL设为“0”写入之前不禁止写入的情况(即便在图28中的第7次至第10次的循环中也进行“0”写入的情况)。

如图所示，在循环初始的阶段中，连接在选择字线WL的大致全部的存储单元晶体管MT为“0”写入对象。而且，随着将循环计数重叠，而“0”写入对象的存储单元晶体管数量减少。于是，在某循环期间，“0”写入的存储单元晶体管数量与“1”写入的存储单元晶体管数量大致为相同数量。如图29中所说明，该期间为消耗电流变得特大的期间。

因此，在本实施方式中，在图30的例中，从第7次的循环开始，禁止一部分的位线BL(在图27的例中，为BL(“E”)、BL(“F”)、及BL(“G”))的写入。也就是说，如图30所示，在第7次的循环中，成为“0”写入对象的存储单元晶体管数量急剧减少。然后，在循环第9次中将向“E”的写入单元返回至“0”写入对象，在循环第11次中将向“F”的写入单元返回至“0”写入对象，在循环第14次中将“G”写入单元返回至“0”写入对象。在该时间点，已经通过验证的存储单元晶体管MT也较多，“0”写入对象的存储单元晶体管数量较少。

如此，如果着眼于存储单元阵列中所包含的位线BL的根数，那么通过在数据的写入动作的过程中，避免产生“0”写入对象的存储单元晶体管数量与“1”写入对象的存储单元晶体管数量成为大致相同数量的数据模式，能够降低消耗电流。

同样地，将着眼于某1个存储单元晶体管MT时的相对于循环计数的阈值电压的变化、与充电电荷量的变化示于图31。在图31中，作为一例表示了连接在图27中的位线BL(“G”)的存储单元晶体管MT的情况。

如图所示，在第7次的循环中，对位线BL(“G”)赋予“1”数据。因此，存储单元晶体管MT的阈值保持大致固定。然后，从第14次的循环开始再次开始“0”编程。此时，由于将编程电压VPGM设定为充分高的值，所以存储单元晶体管MT的阈值急剧上升到成为目标的“G”电平附近。而且，在禁止写入的第7次至第13次的循环中，所需要的充电电荷量也削减。

像以上一样，根据本实施方式，在重复写入循环的过程中，以“0”与“1”成为大致相同数量或固定的比率的范围内的方式，控制数据模式。更具体来说，在某循环中，将“0”写入对象的存储单元晶体管MT设为写入禁止。由此，能够将数据模式中所包含的“0”的数量与“1”的数量之差设为固定以上，始终保持“1”为固定程度较多或“0”为固定程度较多的状态。其结果，能够降低半导体存储装置的消耗电力。

此外，用来获得本实施方式中所说明的数据模式的读出放大器4的动作也能够应用第2实施方式中所说明的方法，所以省略详细的说明。

5.第5实施方式

其次，对第5实施方式的半导体存储装置进行说明。本实施方式是在所述第1至第4实施方式中，将写入循环的最后阶段中的非选择的选择栅极线SGD的电位设定为比VSS更高的电位。以下，仅对与第1至第4实施方式不同的方面进行说明。

5.1关于编程动作时的电位

图32表示了写入循环最后阶段中的编程动作时的各配线的电位变化。如图所示，与第1实施方式中所说明的图5不同的方面为，选择区块BLK中的非选择串单元SU的选择栅极线SGD、及非选择区块中的选择栅极线SGD的电位例如设为1V左右。该值只不过为一例，只要为连接在这些选择栅极线SGD的选择晶体管ST1截止的电压即可。

5.2本实施方式的效果

如果写入循环进入最后阶段，那么相当比例的存储单元晶体管MT通过验证。其结果，对与这些存储单元晶体管MT对应的位线BL赋予“1”数据。于是，该位线BL与非选择串单元SU的选择栅极线SGD之间的充电电容与循环的初期相比增大。

因此，在本实施方式中，使非选择串单元SU的选择栅极线SGD在能够将选择晶体管ST1截止的范围内上升。由此，能够降低充电电容，进而削减消耗电力。

6.变化例等

像以上一样，根据所述实施方式的半导体存储装置，能够降低配线间的充电电容，降低数据的写入动作时的消耗电力。

此外，所述实施方式并不限定于所述说明的方式，能够进行各种变化。例如，第1实施方式中所说明的图7的验证时机只不过为一例，在哪个循环计数中进行关于哪个电平的验证为任意。这能够通过编程电压VPGM的大小、存储单元晶体管MT的特性等来决定。而且，在第1实施方式的图5或图9中，以设为浮动的位线BL的电位为1V左右的情况为例进行了说明，但是这只不过为一例，根据周围的配线的电位而变化。然而，设为浮动的位线BL的电位设为对应于“0”数据的电位与对应于“1”数据的电位之间的值。

而且，第2实施方式中所说明的读出放大器4的构成也只不过一例，也可具有其他的构成。而且，如第2实施方式所述，读出放大器单元SAU内的数据的运算方法能够使用各种方法。而且，如图12中所说明，“1”数据及“0”数据与“L”电平及“H”电平的对应关系也只不过为一例，能够适当选择。也就是说，如果为图12的例，将对节点INV保存“L”、对节点LAT保存“H”电平的情况定义为「锁存电路保存“1”」，但也可为相反的关系。而且，将位线BL设为浮动的方法也并不限定于所述第2实施方式中所说明的方法，例如也可对信号BLC或BLS的电位进行控制而将晶体管41、40截止。

进而，在第3实施方式中所说明的图22至图25中，以对设为浮动的位线BL赋予“1”数据或“0”数据的时机、及将赋予了“1”数据或“0”数据的位线BL设为浮动的时机为第7次的循环的情况为例进行了说明。然而，这也只不过为一例，在哪个时机切换位线BL的状态为任意。然而，如图31上图所示，在循环计数与阈值电压的变动量之间，存在统计的相关关系。因此，只要根据该相关关系，在能够降低消耗电力的适当的时机切换位线BL的状态即可。进而，在所述第3实施方式中，以与目标电平无关，根据循环计数而切换位线BL的状态的情况为例进行了说明。然而，也可根据目标电平而改变切换的时机。例如，在图22中，也可将位线BL(“E”)从第7次的循环开始设为写入禁止，将位线BL(“F”)从第9次的循环开始设为写入禁止，将位线BL(“G”)从第11次的循环开始设为写入禁止。图23至图25的情况下也相同。而且，以上的情况在代替将位线BL设为浮动而赋予中间电压Vmid的情况下也相同。进而，所述内容在第4实施方式中所说明的图27的情况下也相同。也就是说，在图27的情况下，也在第7次的循环中，将赋予至位线BL的数据从“0”切换为“1”。然而，并不限定于第7次的循环，另外也可根据写入目标电平而改变切换时机。

而且，第5实施方式也可与第1至第4实施方式独立地实施。即便在此情况下，也能够降低位线BL与选择栅极线SGD之间的充电电容，削减消耗电力。而且，从第几次的循环开始使选择栅极线SGD的电位上升为任意。控制电路5能够针对每个循环识别“1”写入对象的位线数量。因此，例如在控制电路5在内部的寄存器等具有阈值，且“1”写入对象的位线数量超过该阈值时，也可提高选择栅极线SGD的电位。或者，例如，在图22、图24、及图27的情况下，也可在对位线BL(“E”)、BL(“F”)、及BL(“G”)赋予“1”数据的时机、或设为浮动的时机，提高选择栅极线SGD的电位。或者，在图25的情况下，也可在并非循环的最后阶段，而是循环的初期(第1次至第6次的循环)，提高选择栅极线SGD的电位。其原因在于，如果为图25的例，那么在循环的初始，对多数的位线(位线BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)、及BL(“G”))赋予“1”数据。当然，在该情况下，例如也可在第14次以后的循环等循环的最后阶段中提高选择栅极线SGD的电位。也就是说，第5实施方式并不限定于在循环的最后阶段中提高选择栅极线SGD的电位的情况，相反也可在最初阶段提高，也可在最初阶段提高，在中间阶段下降，在最后阶段再次提高。当然，这些组合能够在位线BL的状态中任意地选择。

进而，在所述实施方式中，列举存储单元三维地积层的NAND型闪存为例进行了说明，但也能够应用于存储单元在半导体衬底上二维地排列的平面型NAND型闪存。进而，电荷储存层并不限定于由绝缘膜形成的MONOS型，电荷储存层也能够应用于由导电膜形成的FG型。

而且，在1个存储单元晶体管MT保存2比特数据的情况下，其阈值电压与保存数据对应而取4种电平的任一者。在将4种电平以由低到高的顺序设为删除电平、A电平、B电平、及C电平的情况下，在A电平的读出动作时施加到选择字线的电压例如为0V～0.55V之间。并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等的任一者之间。在B电平的读出时施加到选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等的任一者之间。在C电平的读出动作时施加到选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等的任一者之间。作为读出动作的时间(tR)，例如也可为25μs～38μs、38μs～70μs、70μs～80μs等的任一者之间。

写入动作包含编程及编程验证。在写入动作中，在编程时对所选择的字线最初施加的电压例如为13.7V～14.3V之间。并不限定于此，例如也可为13.7V～14.0V、14.0V～14.6V等的任一者之间。也可使写入第奇数个字线时的对所选择的字线最初施加的电压与写入第偶数个字线时的对所选择的字线最初施加的电压不同。在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量步进脉冲程序)时，作为增加的电压，列举例如0.5V左右。作为施加到非选择的字线的电压，例如也可为6.0V～7.3V之间。并不限定于此，例如也可为7.3V～8.4V之间，也可为6.0V以下。也可通过非选择的字线是第奇数个字线还是第偶数个字线，而使施加的通过电压不同。作为写入动作的时间(tProg)，例如也可为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

在删除动作中，对配置在半导体衬底上部且存储单元配置在上方的井最初施加的电压例如为12V～13.6V之间。并不限定于此，例如也可为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等的任一者之间。作为删除动作的时间(tErase)，例如也可为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

而且，存储单元例如也可为如以下的构造。存储单元具有在硅衬底等半导体衬底上隔着膜厚为4nm～10nm的隧道绝缘膜而配置的电荷储存膜。该电荷储存膜能够形成为膜厚为2nm～3nm的氮化硅(SiN)膜、或氮氧化硅(SiON)膜等绝缘膜与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层构造。也可在多晶硅膜中添加钌(Ru)等金属。存储单元在电荷储存膜之上具有绝缘膜。该绝缘膜例如具有由膜厚为3nm～10nm的下层High-k膜与膜厚为3nm～10nm的上层High-k膜夹持的膜厚为4nm～10nm的氧化硅(SiO)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。而且，能够使氧化硅膜的膜厚比High-k膜的膜厚更厚。在绝缘膜上，隔着膜厚为3nm～10nm的功函数调整用的膜，而设置膜厚为30nm～70nm的控制电极。此处，功函数调整用膜例如为氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。控制电极能够使用钨(W)等。能够在存储单元间配置气隙。

此外，所述实施方式包含下述的态样。

[1]第1实施方式：图32

实施方式的半导体存储装置包括：第1及第2存储单元，具备电荷储存层；第1位线，连接在所述第1存储单元；及

第2位线，连接在所述第2存储单元；

数据的写入动作重复编程动作及验证动作的组(编程循环)，

通过所述写入动作，对所述第1存储单元写入第1数据(A-level)，对所述第2存储单元写入与所述第1数据不同的第2数据(B-level)，

所述写入动作的第1组(在图7-8为第1-2次的循环)中，在所述编程动作时，对所述第1位线施加第1电压(0V)，将所述第2位线设为电气地浮动的状态，在所述验证动作时，不进行与所述第2数据(B-level)相关的验证动作而进行与所述第1数据(A-level)相关的验证动作。

[2]在所述[1]中，还包括连接在所述第1及第2存储单元的栅极的第1字线，

在所述第1组中的所述验证动作时，对所述第1字线施加与所述第1数据(A-level)对应的第2电压(在图7中为VfyA)，不施加与所述第2数据(B-level)对应的第3电压(VfyB)。

[3]在所述[2]中，在所述第1组之后执行的第2组(在图7-8为第3-8次的循环)中的编程动作时，对所述第2位线施加第3电压(0V)，在验证动作时，对所述第1字线施加所述第3电压(VfyB)，由此进行与所述第2数据相关的验证动作。

[4]在所述[1]中，保存所述第2数据(B-level)的存储单元的阈值高于保存所述第1数据(A-level)的存储单元的阈值。

[5]在所述[1]中，包括：第3存储单元，具备电荷储存层；

第1选择晶体管，连接在所述第1存储单元与所述第1位线之间；及

第2选择晶体管，连接在所述第3存储单元与所述第1位线之间；

在所述写入动作的第1组的编程动作时，对所述第1选择晶体管(选择串单元)的栅极赋予第2电压(在图8中为2.5V)，对所述第2选择晶体管(非选择串单元)的栅极赋予小于所述第2电压的第3电压(在图8中为0V)，

在所述第1组之后执行的第2组的编程动作时，对所述第1选择晶体管的栅极赋予高于所述第3电压的第4电压(在图32中为2.5V)，对所述第2选择晶体管的栅极赋予高于所述第3电压(0V)且低于所述第2电压及第4电压(2.5V)的第5电压(在图32中为1V)。

[6]在所述[5]中，所述第3电压(0V)及所述第5电压(1V)使所述第1选择晶体管为断开状态。

[7]进而，所述实施方式的半导体存储装置包括：第1存储单元，具备电荷储存层；

第1位线，连接在所述第1存储单元；及

读出放大器，对所述第1位线施加电压；

数据的写入动作重复编程动作及验证动作的组(编程循环)，

所述第1位线在所述重复的第1组的编程动作时被设为电气地浮动且被设为第1电位，

在所述第1组之后的第2组的编程动作时，通过利用所述读出放大器施加第2电压，而设为低于所述第1电位的第2电位(0V)，

在所述第2组之后的第3组的编程动作时，通过利用所述读出放大器施加第3电压，而设为高于所述第1电位及第2电位的第3电位(VDD)。

[8]在所述[7]中，所述第1组为所述重复的最初的组。

[9]在所述[7]中，所述第3组是在通过验证之后执行(写入禁止电压)。

[10]在所述[7]中，当在所述第2组与所述第3组之间执行的第4组的编程动作时，所述第1位线通过利用所述读出放大器施加第4电压，而设为高于所述第1电位及第2电位的第4电位(VDD)(图22)。

[11]在所述[7]中，当在所述第2组与所述第3组之间执行的第4组的编程动作时，所述第1位线通过利用所述读出放大器施加第4电压，而设为低于所述第1电位的第4电位(0V)(图23)。

[12]在所述[7]中，当在所述第1组之前执行的第4组的编程动作时，所述第1位线通过利用所述读出放大器施加第4电压，而设为低于所述第1电位的第4电位(0V)(图24)。

[13]在所述[7]中，当在所述第1组之前执行的第4组的编程动作时，所述第1位线通过利用所述读出放大器施加第4电压，而设为高于所述第1电位及第2电位的第4电位(VDD)(图25)。

[14]进而，所述实施方式的半导体存储装置包括：第1至第3存储单元，具备电荷储存层；

第1位线，连接在所述第1存储单元；

第2位线，连接在所述第2存储单元；

第3位线，连接在所述第3存储单元；及

读出放大器，对所述第1至第3存储单元施加电压；

数据的写入动作重复编程动作及验证动作的组(编程循环)，

在所述写入动作的任一个组中，在所述编程动作时，利用所述读出放大器对所述第1位线施加第1电压(VDD)，对所述第2位线施加小于所述第1电压的第2电压(0V)，对所述第3位线施加小于所述第1电压且大于所述第2电压的第3电压(Vmid)(图26)。

[15]在所述[14]中，所述第2位线在所述写入动作的第1组中被施加所述第2电压(Vmid)，

在所述第1组之前执行的第2组中利用所述读出放大器施加所述第3电压(Vmid)，

在所述第1组之后执行的第3组中利用所述读出放大器施加所述第1电压(VDD)(图26：着眼于1根BL时，电位变化为Vmid→0V→VDD)。

[16]第5实施方式：图32

所述实施方式的半导体存储装置包括：第1及第2存储单元，具备电荷储存层；

第1选择晶体管，连接在所述第1存储单元；

第2选择晶体管，连接在所述第2存储单元；及

第1位线，连接在所述第1及第2选择晶体管；

向所述第1存储单元的数据的写入动作分别包括包含编程动作及验证动作的第1及第2写入动作(初始循环与最后阶段循环)，

在所述第1写入动作的编程动作时，所述第1选择晶体管(选择串单元)的栅极电位被设为第1电位(在图8中为2.5V)，所述第2选择晶体管(非选择串单元)的栅极电位被设为小于所述第1电位的第2电位(在图8中为0V)，

在所述第1写入动作后的所述第2写入动作的编程动作时，所述第1选择晶体管的栅极电位被设为高于所述第2电位的第3电位(在图32中为2.5V)，所述第2选择晶体管的栅极电位被设为高于所述第2电位(0V)且低于所述第1电位及第3电位(2.5V)的第4电位(在图32中为1V)。

[17]在所述[16]中，所述第2电位(0V)及所述第4电位(1V)使所述第1选择晶体管为断开状态。

[18]在所述[16]中，在所述编程动作时，所述第1位线的电位与所述第2及所述第4电位(0V、1V)的电位差小于所述第1选择晶体管的阈值(ST1：截止)。

[19]在所述[16]中，在所述第1写入动作中N个存储单元被设为写入禁止状态，

在所述第2写入动作中M个存储单元被设为写入禁止状态，

N为1以上的自然数，M为2以上的自然数，

M＞N。

[20]第4实施方式：图27－28

进而，所述实施方式的半导体存储装置包括：第1存储单元，具备电荷储存层；及

第1位线，连接在所述第1存储单元；

向所述第1存储单元的数据的写入动作分别包括包含编程动作及验证动作的第1至第4写入动作(在图28中为循环计数1、7、11、17)，

在所述第1写入动作的编程动作时(在图28中为循环计数1)，所述第1位线的电位被设为第1电位(在图28中为0V)，

在所述第1写入动作后的第2写入动作的编程动作时(在图28中为循环计数7)，所述第1位线的电位被设为高于所述第1电位的第2电位(在图28中为VDD)，

在所述第2写入动作后的第3写入动作的编程动作时(在图28中为循环计数11)，所述第1位线的电位被设为低于所述第2电位的第3电位(在图28中为0V)，

在所述第3写入动作后的第4写入动作的编程动作时(在图28中为循环计数17)，所述第1位线的电位被设为高于所述第1电位及第3电位的第4电位(在图28中为VDD)。

[21]在所述[20]中，所述第1电位及第3电位(0V)容许对于所述第1存储单元的数据编程，

所述第2电位及第4电位(VDD)禁止对于所述第1存储单元的数据编程。

[22]在所述[20]中，还包括连接在所述第1存储单元与所述第1位线之间的第1选择晶体管(ST1)，

在将所述第1位线的电位设为所述第1电位或第3电位(0V)时，所述第1选择晶体管设为导通状态，

在将所述第1位线的电位设为所述第2电位或第4电位(VDD)时，所述第1选择晶体管设为截止状态。

[23]在所述[20]中，还包括连接在所述第1存储单元与所述第1位线之间的第1选择晶体管(ST1)，

在所述编程动作时，所述第1选择晶体管的栅极的电位设为第5电位(在图5中为2.5V)，

所述第1电位及第3电位(0V)与所述第5电位的电位差大于所述第1选择晶体管的阈值(ST1：导通)，

所述第2电位及第4电位(VDD)与所述第5电位的电位差小于所述第1选择晶体管的阈值(ST1：截止)。

[24]在所述[20]中，所述第1电位与所述第3电位相等(0V)，

所述第2电位与所述第4电位相等(VDD)。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或实施方式的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 NAND型闪存

2 存储单元阵列

3 行解码器

4 读出放大器

5 控制电路

10 半导体衬底

11～14 导电层

15～17 绝缘膜

18、21、24 金属配线层

19、22 杂质扩散层

20、23 接触插塞