半导体存储装置的改写方法以及半导体存储装置与流程

本公开涉及，半导体存储装置的改写方法以及半导体存储装置。

背景技术：

半导体存储装置，用于嵌入设备、计算机或信息通信设备等。近几年，为了实现半导体存储装置的大容量化、小型化、高速改写、高速读出以及工作的低耗电化，而广泛地进行技术开发。

特别是，将电阻变化元件作为存储元件利用的电阻变化存储器(reram：resistiverandomaccessmemory)的特征是，与以往的闪存相比，能够以高速且低消耗电力进行改写。

电阻变化元件是，具有电阻值因电信号而可逆变化的性质，还能够存储与电阻变化元件的可逆变化的电阻值对应的数据的元件。

作为利用了电阻变化元件的半导体存储装置，一般周知的半导体存储装置是，在被配置为正交的字线和位线的交点的位置，将mos(metaloxidesemiconductor)晶体管和电阻变化元件串联连接的所谓1t1r型的存储器单元以矩阵状阵列配置的半导体存储装置。

而且，若半导体存储装置成为细微化，则mos晶体管的尺寸变小，mos晶体管的氧化膜成为薄膜化。据此，tddb(timedependentdielectricbreakdown)或hci(hotcarrierinjection)等的特性恶化。因此，向mos晶体管难以施加高电压。例如，向1.1v系mos晶体管难以施加3v的偏压。

于是，专利文献1示出，用于向mos晶体管施加高电压的方法。具体而言，向mos晶体管的漏极以及源极施加预充电电压。据此，施加到mos晶体管的栅极的施加偏压大幅度地降低，成为针对基于半导体存储装置的细微化的问题的有效手段。

(现有技术文献)

(专利文献)

专利文献1：日本特开2011－248953号公报

技术实现要素：

发明要解决的问题

然而，例如，在作为从向mos晶体管的漏极以及源极施加预充电电压的状态，同时施加写入电压的方式的同时脉冲方式中，会有因布线延迟等而施加写入电压的定时错开的情况。据此，在同时脉冲方式中，用于使电阻变化元件的电阻值变化的施加脉冲的波形不稳定。如此，存在的问题是，波形不稳定的施加脉冲(以下，称为波形不稳定型的施加脉冲)发生多个，施加脉冲宽度的不均匀增大。

鉴于所述问题，本公开提供在因布线延迟等而施加写入电压的定时错开时，能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀的半导体存储装置的改写方法以及半导体存储装置。

解决问题所采用的手段

为了解决所述问题，本公开的实施方案之一涉及的半导体存储装置的改写方法，所述半导体存储装置具备存储器单元阵列、多个字线、多个位线、以及多个源极线，在从所述多个字线中将至少一个字线选择为选择字线、且从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线时，包括：第一改写步骤，向所述多个位线以及所述多个源极线的双方施加预充电电压；第二改写步骤，向所述选择位线或所述选择源极线的任一方施加改写电压；第三改写步骤，向所述选择位线以及所述选择源极线的双方施加改写电压；第四改写步骤，向所述选择位线或所述选择源极线的任一方施加预充电电压；以及第五改写步骤，向所述选择位线以及所述选择源极线的双方施加预充电电压。

并且，本公开的实施方案之一涉及的半导体存储装置的改写方法，所述半导体存储装置具备存储器单元阵列、多个字线、多个位线、以及多个源极线，在从所述多个字线中将至少一个字线选择为选择字线、且从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线时，包括：第一改写步骤，向所述多个位线以及所述多个源极线的双方施加预充电电压；第二改写步骤，将所述选择位线以及所述选择源极线的双方接地；第三改写步骤，向所述选择位线以及所述选择源极线的双方施加改写电压；第四改写步骤，将所述选择位线以及所述选择源极线的双方接地；以及第五改写步骤，向所述选择位线以及所述选择源极线的双方施加预充电电压。

并且，本公开的实施方案之一涉及的半导体存储装置的改写方法，所述半导体存储装置具备存储器单元阵列、多个字线、多个位线、以及多个源极线，在从所述多个字线中将至少一个字线选择为选择字线、且从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线时，包括：第一改写步骤，向所述多个位线以及所述多个源极线的双方施加预充电电压；第二改写步骤，将所述选择位线或所述选择源极线的任一方接地；第三改写步骤，将所述选择位线以及所述选择源极线的双方接地；第四改写步骤，向所述选择位线以及所述选择源极线的双方施加改写电压；第五改写步骤，将所述选择位线以及所述选择源极线的双方接地；第六改写步骤，向所述选择位线或所述选择源极线的任一方施加预充电电压；以及第七改写步骤，向所述选择位线以及所述选择源极线的双方施加预充电电压。

并且，本公开的实施方案之一涉及的半导体存储装置的改写方法，所述半导体存储装置具备存储器单元阵列、多个字线、多个位线、以及多个源极线，在从所述多个字线中将至少一个字线选择为选择字线、且从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线时，包括：第一改写步骤，向所述选择字线施加预充电电压；第二改写步骤，向所述选择字线施加改写电压；以及第三改写步骤，向所述选择字线施加预充电电压。

并且，本公开的实施方案之一涉及的半导体存储装置，具备：存储器单元阵列；多个字线，延伸设置在第一方向上；多个位线，延伸设置在与所述第一方向不同的第二方向上；多个源极线，延伸设置在所述第二方向延伸上；第一解码电路，从所述多个字线中将至少一个字线选择为选择字线；第二解码电路，从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线；电源电路，产生改写电压以及预充电电压的至少两个以上的电压；控制电路，产生用于向所述存储器单元阵列施加所述改写电压的时钟信号以及脉冲信号、且产生用于选择所述选择字线的字线选择信号、且产生用于选择所述选择位线的位线选择信号、且产生用于选择所述选择源极线的源极线选择信号、且产生用于向所述多个位线以及所述多个源极线施加所述预充电电压的预充电允许信号；以及脉冲生成电路，产生用于对向所述选择字线的脉冲的施加进行控制的字线脉冲允许信号、且产生用于对向所述选择位线的脉冲的施加进行控制的位线脉冲允许信号以及位线放电允许信号、且产生用于对向所述选择源极线的脉冲的施加进行控制的源极线脉冲允许信号以及源极线放电允许信号，所述存储器单元阵列包括，多个存储器单元，所述多个存储器单元的每一个具备控制元件以及存储元件，所述控制元件与所述存储元件连接，所述控制元件，与所述多个字线之中的一个字线连接、且与所述多个源极线之中的一个源极线连接，所述存储元件，与所述多个位线之中的一个位线连接，所述多个字线，与所述第一解码电路连接，所述多个位线以及所述多个源极线，与所述第二解码电路连接，所述字线选择信号，输入到所述第一解码电路，所述位线选择信号、所述源极线选择信号以及所述预充电允许信号，输入到所述第二解码电路，所述时钟信号以及所述脉冲信号，输入到所述脉冲生成电路，所述字线脉冲允许信号，输入到所述第一解码电路，所述位线脉冲允许信号、所述位线放电允许信号、所述源极线脉冲允许信号以及所述源极线放电允许信号，输入到所述第二解码电路输入，所述改写电压以及所述预充电电压，施加到所述第一解码电路或所述第二解码电路。

并且，本公开的实施方案之一涉及的半导体存储装置，具备：存储器单元阵列；多个字线，延伸设置在第一方向上；多个源极线，延伸设置在所述第一方向上；多个位线，延伸设置在与所述第一方向不同的第二方向上；第一解码电路，从所述多个位线中将至少一个位线选择为选择位线、且从所述多个源极线中将至少一个源极线选择为选择源极线；第二解码电路，从所述多个位线中将至少一个位线选择为选择位线；电源电路，产生改写电压以及预充电电压的至少两个以上的电压；控制电路，产生用于向所述存储器单元阵列施加所述改写电压的时钟信号以及脉冲信号、且产生用于选择所述选择字线的字线选择信号、且产生用于选择所述选择位线的位线选择信号、且产生用于选择所述选择源极线的源极线选择信号、且产生用于向所述多个位线以及所述多个源极线施加所述预充电电压的预充电允许信号；以及脉冲生成电路，产生用于对向所述选择字线的脉冲施加进行控制的字线脉冲允许信号、且产生用于对向所述选择位线的脉冲施加进行控制的位线脉冲允许信号以及位线放电允许信号、且产生用于对向所述选择源极线的脉冲施加进行控制的源极线脉冲允许信号以及源极线放电允许信号，所述存储器单元阵列包括，多个存储器单元，所述多个存储器单元的每一个具备控制元件以及存储元件，所述控制元件与所述存储元件连接，所述控制元件，与所述多个字线之中的一个字线连接、且与所述多个源极线之中的一个源极线连接，所述存储元件，与所述多个位线之中的一个位线连接，所述多个位线以及所述多个源极线，与所述第一解码电路连接，所述多个字线，与所述第二解码电路连接，所述字线选择信号以及所述源极线选择信号，输入到所述第一解码电路，所述位线选择信号以及所述源极线选择信号，输入到所述第二解码电路，所述预充电允许信号，输入到所述第一解码电路以及所述第二解码电路的双方，所述时钟信号以及所述脉冲信号，输入到所述脉冲生成电路，所述字线脉冲允许信号、所述源极线脉冲允许信号以及所述源极线放电允许信号，输入到所述第一解码电路，所述位线脉冲允许信号以及所述位线放电允许信号，输入到所述第二解码电路，所述改写电压，施加到所述第一解码电路或所述第二解码电路，所述预充电电压，施加到所述第一解码电路以及所述第二解码电路的双方。

发明效果

根据本公开的半导体存储装置的改写方法以及半导体存储装置，能够向存储器单元(例如mos晶体管)施加高电压，并且，在因布线延迟等而施加写入电压的定时错开时，能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀。

附图说明

图1a是实施例1涉及的半导体存储装置的改写时的时序图。

图1b是实施例1涉及的半导体存储装置的改写时的时序图。

图2是实施例1涉及的半导体存储装置的电路结构图。

图3a是实施例1涉及的半导体存储装置的脉冲生成电路的电路图。

图3b是实施例1涉及的半导体存储装置的脉冲生成电路的电路图。

图4a是实施例1涉及的半导体存储装置的第二解码电路的电路图。

图4b是实施例1涉及的半导体存储装置的第二解码电路的电路图。

图4c是实施例1涉及的半导体存储装置的第二解码电路的时序图。

图5a是实施例2涉及的半导体存储装置的改写时的时序图。

图5b是实施例2涉及的半导体存储装置的改写时的时序图。

图5c是实施例2涉及的半导体存储装置的改写时的时序图。

图5d是实施例2涉及的半导体存储装置的改写时的时序图。

图5e是实施例2涉及的半导体存储装置的改写时的时序图。

图6是实施例3涉及的半导体存储装置的改写时的时序图。

图7a是实施例4涉及的半导体存储装置的改写时的时序图。

图7b是实施例4涉及的半导体存储装置的改写时的时序图。

图7c是实施例4涉及的半导体存储装置的改写时的时序图。

图7d是实施例4涉及的半导体存储装置的改写时的时序图。

图8是实施例4涉及的半导体存储装置的电路结构图。

图9a是实施例4涉及的半导体存储装置的第一解码电路的电路图。

图9b是实施例4涉及的半导体存储装置的第一解码电路的时序图。

图10是实施例5涉及的半导体存储装置的电路结构图。

图11是实施例5涉及的半导体存储装置的改写时的时序图。

图12是以往的半导体存储装置的电路结构图。

图13a是图12示出的第一解码电路的电路图。

图13b是图12示出的第二解码电路的电路图。

图13c是图12示出的第二解码电路的电路图。

图14a是图13a示出的第一解码电路的时序图。

图14b是图13b示出的第二解码电路的时序图。

图14c是图13c示出的第二解码电路的时序图。

图14d是图12示出的字线电压、位线电压、以及源极线电压的时序图。

图15是半导体存储装置的存储器单元的结构图。

图16a是施加写入电压的定时不错开时的以往的半导体存储装置的时序图。

图16b是施加写入电压的定时错开时的以往的半导体存储装置的时序图。

图16c是施加写入电压的定时错开时的以往的半导体存储装置的时序图。

图16d是施加写入电压的定时错开时的以往的半导体存储装置的时序图。

图16e是施加写入电压的定时错开时的以往的半导体存储装置的时序图。

具体实施方式

(成为本发明的基础的知识)

以下，对于“背景技术”的栏中记载的以往的半导体存储装置中产生的问题，进行更详细说明。

首先，说明以往的半导体存储装置10。

图12是以往的半导体存储装置10的电路结构图。

以往的半导体存储装置10具备，存储器单元阵列1001、第一解码电路1002、第二解码电路1003、电源电路1004、脉冲生成电路1005、控制电路1006。并且，以往的半导体存储装置10具备，多个字线、多个位线以及多个源极线。在图12中，作为多个字线、多个位线以及多个源极线，示出字线1011及1012、位线1013及1014、以及源极线1015及1016。

存储器单元阵列1001包括多个存储器单元。对于存储器单元，在后述的图15中进行详细说明。

第一解码电路1002，从多个字线中将至少一个字线选择为选择字线。

第二解码电路1003，从多个位线中将至少一个位线选择为选择位线，并且，从多个源极线中将至少一个源极线选择为选择源极线。

电源电路1004，产生改写电压v0至v2。

控制电路1006，产生用于向存储器单元阵列1001施加改写电压v0、v1以及v2的时钟信号clk以及脉冲信号pls。并且，控制电路1006，产生用于将选择字线选择的字线选择信号wlsel，并且，产生用于将选择位线选择的位线选择信号blsel，并且，产生用于将选择源极线选择的源极线选择信号slsel。

脉冲生成电路1005，产生对向选择字线的脉冲的施加进行控制的字线脉冲允许信号wlpls_en。并且，脉冲生成电路1005，产生对向选择位线的脉冲的施加进行控制的位线脉冲允许信号blpls_en。并且，脉冲生成电路1005，产生对向选择源极线的脉冲的施加进行控制的源极线脉冲允许信号slpls_en。

多个字线(1011以及1012)是，存储器单元阵列1001的字线，延伸设置在第一方向上，与第一解码电路1002连接。字线电压wl1以及wl2经由字线1011以及1012施加到存储器单元阵列1001。

多个位线(1013以及1014)是，存储器单元阵列1001的位线，延伸设置在与第一方向不同的第二方向上，与第二解码电路1003连接。位线电压bl1以及bl2经由位线1013以及1014施加到存储器单元阵列1001。

多个源极线(1015以及1016)是，存储器单元阵列1001的源极线，延伸设置在第二方向上，与第二解码电路1003连接。源极线电压sl1以及sl2经由源极线1015以及1016施加到存储器单元阵列1001。

对于以往的半导体存储装置10，利用字线1011以及1012与位线1013以及1014正交，位线1013以及1014与源极线1015以及1016并联的类型，对存储器单元阵列进行说明。另一方面，对于字线1011以及1012与源极线1015以及1016并联的类型的存储器单元阵列，在后述的实施例5中进行说明。

电源线1021是，传输电源电路1004产生的改写电压v0的电源线，从电源电路1004连接到第一解码电路1002。

电源线1022是，传输电源电路1004产生的改写电压v1的电源线，从电源电路1004连接到第二解码电路1003。

电源线1023是，传输电源电路1004产生的改写电压v2的电源线，从电源电路1004连接到第二解码电路1003。

时钟信号线1031是，传输控制电路1006产生的时钟信号clk的信号线，从控制电路1006连接到脉冲生成电路1005。据此，时钟信号clk，输入到脉冲生成电路1005。

脉冲信号线1032是，传输控制电路1006产生的脉冲信号pls的信号线，从控制电路1006连接到脉冲生成电路1005。据此，脉冲信号pls，输入到脉冲生成电路1005。

字线选择信号线1033是，传输控制电路1006产生的字线选择信号wlsel的信号线，从控制电路1006连接到第一解码电路1002。据此，字线选择信号wlsel，输入到第一解码电路1002。

位线选择信号线1034是，传输控制电路1006产生的位线选择信号blsel的信号线，从控制电路1006连接到第二解码电路1003。据此，位线选择信号blsel，输入到第二解码电路1003。

源极线选择信号线1035是，传输控制电路1006产生的源极线选择信号slsel的信号线，从控制电路1006连接到第二解码生成电路1003。据此，源极线选择信号slsel，输入到第二解码电路1003。

字线脉冲允许信号线1041是，传输脉冲生成电路1005产生的字线脉冲允许信号wlpls_en的信号线，从脉冲生成电路1005连接到第一解码电路1002。据此，字线脉冲允许信号wlpls_en，输入到第一解码电路1002。

位线脉冲允许信号线1042是，传输脉冲生成电路1005产生的位线脉冲允许信号blpls_en的信号线，从脉冲生成电路1005连接到第二解码电路1003。据此，位线脉冲允许信号blpls_en，输入到第二解码电路1003。

源极线脉冲允许信号线1043是，传输脉冲生成电路1005产生的源极线脉冲允许信号slpls_en的信号线，从脉冲生成电路1005连接到第二解码电路1003。据此，源极线脉冲允许信号slpls_en，输入到第二解码电路1003。

接着，说明以往的半导体存储装置10的解码电路。

图13a至图13c是以往的半导体存储装置10的解码电路的电路图。

图13a是图12示出的第一解码电路1002的电路图。第一解码电路1002，根据字线选择信号wlsel和字线脉冲允许信号wlpls_en，生成字线电压vwl。在字线被选择时，字线选择信号wlsel以及字线脉冲允许信号wlpls_en都成为“h”。而且，作为字线电压vwl输出电压v0。并且，在字线没有被选择时，字线选择信号wlsel以及字线脉冲允许信号wlpls_en的任一方或双方成为“l”。而且，作为字线电压vwl输出接地电压vss(＝0v)。

图13b是图12示出的第二解码电路1003的电路图。第二解码电路1003，根据位线选择信号blsel和位线脉冲允许信号blpls_en，生成位线电压vbl。具体工作，与图13a中说明的工作同样，因此，省略说明。

图13c是图12示出的第二解码电路1003的电路图。第二解码电路1003，根据源极线选择信号slsel和源极线脉冲允许信号slpls_en，生成位线电压vsl。具体工作，与图13a中说明的工作同样，因此，省略说明。

接着，说明以往的半导体存储装置10的改写时的工作。

图14a至图14d是以往的半导体存储装置10的改写时的时序图。

图14a是图13a示出的第一解码电路1002的时序图。图14b是图13b示出的第二解码电路1003的时序图。图14c是图13c示出的第二解码电路1003的时序图。图14d是图12示出的字线电压wl1及wl2、位线电压bl1及bl2、以及源极线电压sl1及sl2的时序图。

如图14a示出，改写时的字线电压vwl，在t2－t3间成为改写电压v0，施加到后述的存储器单元。如图14b示出，存储器单元成为高电阻(hr：highresistance)化，因此，位线电压vbl，在t2－t3间成为改写电压v1，施加到存储器单元。并且，存储器单元成为低电阻(lr：lowresistance)化，因此，位线电压vbl，在t2－t3间成为改写电压vss(＝0v)，施加到存储器单元。如图14c示出，存储器单元成为hr化，因此，源极线电压vsl，在t2－t3间成为改写电压vss(＝0v)，施加到存储器单元。并且，存储器单元成为lr化，因此，源极线电压vsl，在t2－t3间成为改写电压v2，施加到存储器单元。如此，将在存储器单元的hr化时和lr化时，施加不同极性的电压来使电阻变化的元件称为双极性元件。另一方面，将在存储器单元的hr化时和lr化时，施加相同极性的电压来使电阻变化的元件称为单极性元件。而且，在此，利用双极性电阻变化存储器进行说明，但是，不仅限于此。

图14d示出，图12所示的字线1011、位线1013以及源极线1015被选择，存储器单元被改写时的时序图。在字线1011、位线1013以及源极线1015，分别被施加图14a至图14c所示的电压，以作为字线电压wl1、位线电压bl1以及源极线电压sl1。另一方面，在与不改写的存储器单元连接的字线1012、位线1014以及源极线1016，被施加接地电压vss(＝0v)，以作为字线电压wl2、位线电压bl2以及源极线电压sl2。

接着，说明以往的半导体存储装置10的存储器单元。

图15是半导体存储装置10的存储器单元的结构图。

存储器单元阵列1001包括的多个存储器单元分别具备，控制元件1401以及存储元件1402。控制元件1401是，例如，二极管或晶体管等。存储元件1402是，例如，电容器、电荷积蓄型元件、电阻变化型元件、铁电体元件、磁阻变化型元件或相变化元件等。控制元件1401与存储元件1402连接。具体而言，如图15所示，作为控制元件1401的例如mos晶体管、与作为存储元件1402的例如电阻变化元件串联连接。并且，控制元件1401，与多个字线之中的一个字线连接，且与多个源极之中的一个源极线连接。存储元件1402，与多个位线之中的一个位线连接。

在图15中，将施加到mos晶体管的栅极的电压设为vg，将施加到漏极的电压设为vd，将经由电阻变化元件施加的电压设为vs。并且，将mos晶体管与电阻变化元件的中间电位设为vs’，将vg与vd之间的电位差设为vgd，将vg与vs’之间的电位差设为vgs’，将vd与vs’之间的电位差设为vds’。在此，计算图14d所示的t1－t2间的向存储器单元的偏压状态。在t1－t2间，vg＝v0(例如3v)、vd＝vss(＝0v)、vs＝vss(＝0v)施加到存储器单元。因此，在vd与vs之间电流不流动，因此，成为vs’＝0v。据此，能够计算出vgd＝3v，vgs’＝3v，vds’＝0v。

但是，若半导体存储装置成为细微化，则mos晶体管的尺寸变小，mos晶体管的氧化膜成为薄膜化，向mos晶体管难以施加高电压。例如，向1.1v系mos晶体管难以施加3v的偏压。

接着，对于专利文献1所示的向mos晶体管施加高电压的方法，利用图14d以及图15进行说明。

在图14d所示的t2－t3间以外的区间，向vd以及vs施加预充电电压vpre(例如1.5v)。计算此时的图14d所示的t1－t2间的向存储器单元的偏压状态。在t1－t2间，vg＝v0(例如3v)、vd＝vpre(例如1.5v)、vs＝vpre(例如1.5v)被施加到存储器单元。因此，在vd与vs间电流不流动，因此，成为vs’＝1.5v。据此，能够计算出vgd＝1.5v、vgs’＝1.5v、vds’＝0v。据此，与不向vd以及vs施加预充电电压vpre时相比，向mos晶体管施加的施加偏压大幅度地降低。

接着，说明适用专利文献1所示的向mos晶体管施加高电压的方法时产生的问题。

图16a至图16e是示出，适用专利文献1所示的方法时产生的问题的图。

图16a是施加写入电压的定时不错开时的以往的半导体存储装置10的时序图。图16a所示的vsl－vbl示出，从源极线电压vsl中减去位线电压vbl后的波形，成为用于使电阻变化元件的电阻值发生变化的施加脉冲。若施加脉冲为正的值，则存储器单元成为lr化，若为负的值，则存储器单元成为hr化。在图16a中，在t3以及t4同时切换位线电压vbl和源极线电压vsl，以后将施加这样的脉冲波形的方式称为同时脉冲方式。但是，在同时脉冲方式中，会有因布线延迟等而施加写入电压的定时错开的情况。

图16b至图16e是施加写入电压的定时错开了时的以往的半导体存储装置10的时序图。在图16b中，位线电压vbl在t2成为改写电压vss(＝0v)，vsl－vbl的波形发生变化。在图16c中，位线电压vbl在t5成为预充电电压v3，vsl－vbl的波形发生变化。在图16d中，源极线电压vsl在t2成为改写电压v2，vsl－vbl的波形发生变化。在图16e中，源极线电压vsl在t5成为预充电电压v3，vsl－vbl的波形发生变化。如图16b至图16e，若施加写入电压的定时错开，则存在发生波形不稳定型的多个施加脉冲，施加脉冲宽度的不均匀增大的问题。

以下，对于本公开的实施例涉及的半导体存储装置的改写方法以及半导体存储装置，参照附图进行说明。而且，以下说明的实施例，都示出本公开的优选的一个具体例子。因此，以下的实施例示出的数值、形状、材料、构成要素、构成要素的配置以及连接形态等是一个例子而不是限定本公开的宗旨。因此，对于以下的实施例的构成要素中的、示出本公开的最上位概念的实施方案中没有记载的构成要素，作为任意的构成要素而被说明。

并且，各个图是模式图，并不一定是严密示出的图。并且，在各个图中，对相同的构成部件附上相同的符号。

而且，对于以下所述的半导体存储装置，利用双极性电阻变化存储器进行说明，但是，不仅限于此。

(实施例1)

以下，利用实施例1的图1a至图4c进行说明。

图1a以及图1b是实施例1涉及的半导体存储装置1的改写时的时序图。

图1a以及图1b示出，将选择存储器单元成为lr化时的偏压状态。

在此，从多个字线中将至少一个字线选择为选择字线。并且，从多个位线中将至少一个位线选择为选择位线，并且，从多个源极线中将至少一个源极线选择为选择源极线。

首先，在多个位线以及多个源极线的双方被施加预充电电压v3(第一改写步骤)。接着，在选择位线或选择源极线的任一方被施加改写电压(vss(＝0v)，v1或v2)(第二改写步骤)。接着，在选择位线以及选择源极线的双方被施加改写电压(vss(＝0v)，v1或v2)(第三改写步骤)。而且，在选择位线或选择源极线的任一方预充电电压v3(第四改写步骤)。最后，在选择位线以及选择源极线的双方被施加预充电电压v3(第五改写步骤)。而且，第一改写步骤至第五改写步骤也可以连续发生。也就是说，在各个步骤间也可以不进行其他的工作。

具体而言，对于第一改写步骤至第五改写步骤，进行以下的工作。

如图1a所示，首先，在选择位线以及选择源极线被施加预充电电压v3(vbl＝v3，vsl＝v3)。在选择字线，在t1－t6间被施加改写电压v0(vwl＝v0)。在选择位线，在t2－t5间被施加改写电压vss(＝0v)(vbl＝vss)，然后，被施加预充电电压v3(vbl＝v3)。在选择源极线，在t3－t4间被施加改写电压v2(vsl＝v2)，然后，被施加预充电电压v3(vsl＝v3)。并且，在非选择字线被施加接地电压vss(＝0v)，在非选择位线以及非选择源极线被施加预充电电压v3。此时，电压vss(＝0v)，用于接地或改写。在此，预充电电压v3被设定为，改写电压v3(或v1)和0v的中间的电压。

在图1a中，选择位线电压vbl和选择源极线电压vsl不是同时被切换，而是以具有时间差(t3－t2或t5－t4)的状态被切换。据此，选择位线电压vbl的脉冲波形包括选择源极线电压vsl的脉冲波形。以后，将这样的脉冲波形施加到存储器单元的方式称为包括脉冲方式。

vsl－vbl示出，从选择源极线电压vsl中减去选择位线电压vbl后的脉冲波形，若为正的值，则存储器单元成为lr化，若为负的值，则存储器单元成为hr化。在此，示出存储器单元成为lr化时的一个例子，vsl－vbl示出正的值。另一方面，在将存储器单元成为hr化时，在选择位线被施加改写电压v1，在选择源极线被施加改写电压vss(＝0v)，从而vsl－vbl示出负的值。

若与作为以往的方法的同时脉冲方式的图16a比较，在图1a中，在t2－t3间以及t4－t5间成为vsl－vbl的波形发生凸起的形状。但是，在因布线延迟等而如图16b至图16e那样电压施加的定时错开时，难以发生同时脉冲方式那样的个波形不稳定型的施加脉冲，能够抑制施加脉冲宽度的不均匀。

并且，图1b示出，脉冲施加方法的另一个例子。在图1a中，选择位线电压vbl的脉冲波形包括选择源极线电压vsl的脉冲波形。对此，在图1b中，选择源极线电压vsl的脉冲波形包括选择位线电压vbl的脉冲波形。若预充电电压v3为改写电压v2的电压的一半的值，则vsl－vbl的波形成为与图1a完全相同的形状。如此，即使在选择源极线电压vsl的脉冲波形包括选择位线电压vbl的脉冲波形的情况下，也难以发生同时脉冲方式那样的多个波形不稳定型的施加脉冲，能够抑制施加脉冲宽度的不均匀。

接着，说明实施例1涉及的半导体存储装置1的结构。

图2是实施例1涉及的半导体存储装置1的电路结构图。

在此，说明与图12所示的以往的半导体存储装置10的电路结构的区别。本实施例的半导体存储装置1，代替第二解码电路1003，而具备第二解码电路2003，代替电源电路1004，而具备电源电路2004。并且，半导体存储装置1，代替脉冲生成电路1005，而具备脉冲生成电路2005，代替控制电路1006，而具备控制电路2006。进而，半导体存储装置1具备，电源线2024、预充电允许信号线2036、位线放电允许信号线2044以及源极线放电允许信号线2045。这些点，与以往的半导体存储装置10不同。除此以外的构成要素，与以往的半导体存储装置10相同，因此，省略说明。

第二解码电路2003具有，第二解码电路1003具有的功能。第二解码电路2003，还与电源线2024、预充电允许信号线2036、位线放电允许信号线2044以及源极线放电允许信号线2045连接。

电源电路2004具有，电源电路1004具有的功能，进一步，产生改写电压v0至v2以及预充电电压v3的至少两个以上的电压。在本实施例中，改写电压v0至v2以及预充电电压v3，被施加到第一解码电路1002或第二解码电路2003。具体而言，改写电压v0，被施加到第一解码电路1002，改写电压v1、v2以及预充电电压v3，被施加到第二解码电路2003。

控制电路2006具有，控制电路1006具有的功能，进一步，产生用于向多个位线以及多个源极线施加预充电电压v3的预充电允许信号pre_en。

脉冲生成电路2005具有，脉冲生成电路2005具有的功能。进而，脉冲生成电路2005，产生用于对向选择位线脉冲的施加进行控制的位线脉冲允许信号blpls_en以及位线放电允许信号bldis_en。并且，脉冲生成电路1005，产生用于对向选择源极线的脉冲的施加进行控制的源极线脉冲允许信号slpls_en以及源极线放电允许信号sldis_en。

电源线2024是，传输电源电路2004产生的预充电电压v3的电源线，从电源电路2004连接到第二解码电路2003。

预充电允许信号线2036是，传输控制电路2006产生的预充电允许信号pre_en的信号线，从控制电路2006连接到第二解码电路2003。据此，预充电允许信号pre_en，输入到第二解码电路2003。

位线放电允许信号线2044是，传输脉冲生成电路2005产生的位线放电允许信号bldis_en的信号线，从脉冲生成电路2005连接到第二解码电路2003。据此，位线放电允许信号bldis_en，输入到第二解码电路2003。

源极线放电允许信号线2045是，传输脉冲生成电路2005产生的源极线放电允许信号sldis_en的信号线，从脉冲生成电路2005连接到第二解码电路2003。据此，源极线放电允许信号sldis_en，输入到第二解码电路2003。

接着，说明脉冲生成电路2005的结构以及存储器单元被改写时的时序图。

图3a是实施例1涉及的半导体存储装置1的脉冲生成电路2005的电路图。图3b是实施例1涉及的半导体存储装置1的脉冲生成电路2005的电路图。

图3a示出脉冲生成电路2005的一个例子。如图3a示出，在脉冲生成电路2005，被输入时钟信号clk以及脉冲信号pls。并且，脉冲生成电路2005，输出位线放电允许信号bldis_en以及源极线脉冲允许信号slpls_en。d－触发器电路301至304，串联连接，被输入时钟信号clk脉冲信号pls，将输出数据a至d输出。逻辑回路305，被输入d－触发器电路301至304的输出数据a至d，输出位线放电允许信号bldis_en以及源极线脉冲允许信号slpls_en。

图3b示出脉冲生成电路2005的改写时的时序图。在图3b中，生成脉冲，以使位线电压vbl的脉冲波形包括源极线电压vsl的脉冲波形。在时钟信号clk从“l”向“h”上升的定时(t1)，输入的脉冲信号pls被提取，以具有时间差的状态输出数据a被输出。在时钟信号clk从“l”向“h”上升的定时以外的定时，输出数据保持前值。d－触发器电路301以及302串联连接，因此，输出数据b，在输出数据a输出后，按照时钟周期延迟后输出。以后，输出数据c，在输出数据b输出后，按照时钟周期延迟后输出，输出数据d，在输出数据c输出后，按照时钟周期延迟后输出。如此，d－触发器电路用于延迟电路。d－触发器电路301至304的输出数据a至d由逻辑回路305逻辑运算，从而生成位线放电允许信号bldis_en以及源极线脉冲允许信号slpls_en。在此，位线放电允许信号bldis_en被表现为(a)and(notd)，源极线脉冲允许信号slpls_en被表现为(b)and(notc)。

接着，说明第二解码电路2003的结构以及存储器单元被改写时的时序图。

图4a以及图4b是实施例1涉及的半导体存储装置1的第二解码电路2003的电路图。图4c是实施例1涉及的半导体存储装置1的第二解码电路2003的时序图。

图4a示出，第二解码电路2003的位线解码电路的一个例子。如图4a示出，在第二解码电路2003，被输入位线选择信号blsel、位线脉冲允许信号blpls_en、预充电允许信号pre_en以及位线放电允许信号bldis_en。并且，第二解码电路2003，输出位线电压vbl。在位线选择信号blsel和位线脉冲允许信号blpls_en均为“h”的情况下，输出作为位线电压vbl的改写电压v1。在位线选择信号blsel和位线放电允许信号bldis_en均为“h”的情况下，输出作为位线电压vbl的改写电压vss(＝0v)。但是，位线脉冲允许信号blpls_en和位线放电允许信号bldis_en不会同时成为“h”。在预充电允许信号pre_en为“h”、位线选择信号blsel和位线脉冲允许信号blpls_en都不是“h”、并且位线选择信号blsel和位线放电允许信号bldis_en都不是“h”的情况下，输出作为位线电压vbl的预充电电压v3。

图4b示出，第二解码电路2003的源极线解码电路的一个例子。对于图4b的工作，与图4a的工作相比，只要位线变为源极线、并且改写电压v1变为改写电压v2，就成为与图4a所示的位线解码电路同样的工作，因此，省略说明。

图4c示出第二解码电路2003的改写时的时序图。在t1，位线选择信号blsel和预充电允许信号pre_en从“l”变为“h”。但是，位线脉冲允许信号blpls_en和位线放电允许信号bldis_en为“l”，因此，输出作为位线电压vbl的预充电电压v3。同样，输出作为源极线电压vsl的预充电电压v3。在t2，位线放电允许信号bldis_en从“l”变为“h”，输出作为位线电压vbl的改写电压vss(＝0v)。在t3，源极线脉冲允许信号slpls_en从“l”变为“h”，输出作为源极线电压vsl的改写电压v2。在t4，源极线脉冲允许信号slpls_en从“h”变为“l”，输出作为源极线电压vsl的预充电电压v3。在t5，位线放电允许信号bldis_en从“h”变为“l”，输出作为位线电压vbl的预充电电压v3。

在此，示出了vsl－vbl为正的值且存储器单元的lr化的工作，但是，vsl－vbl成为负的值且储器单元的hr化的工作也是通过同样的方法能够实现的。

以上，本实施例的半导体存储装置1的改写方法以及半导体存储装置1，在半导体存储装置1的改写中，向位线以及源极线施加预充电电压v3。据此，能够向存储器单元(例如mos晶体管)施加高电压。进而，通过考虑到基于布线延迟等的电压施加的定时的错开的所述包括脉冲方式，能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀。

(实施例2)

以下，利用图5a至图5e说明实施例2。

本实施例的半导体存储装置2的结构，与实施例1的半导体存储装置1相同，因此省略说明。

图5a至图5e是实施例2涉及的半导体存储装置2的改写时的时序图。

图5a至图5e示出，将选择存储器单元成为lr化时的偏压状态。

在此，从多个字线中将至少一个字线选择为选择字线。并且，从多个位线中将至少一个位线选择为选择位线，并且，从多个源极线中将至少一个源极线选择为选择源极线。

首先，在多个位线以及多个源极线的双方被施加预充电电压v3(第一改写步骤)。接着，选择位线以及选择源极线的双方接地(第二改写步骤)。接着，在选择位线以及选择源极线的双方被施加改写电压(vss(＝0v)，v1或v2)(第三改写步骤)。而且，选择位线以及选择源极线的双方接地(第四改写步骤)。最后，在选择位线以及选择源极线的双方被施加预充电电压v3(第五改写步骤)。而且，第一改写步骤至第五改写步骤也可以连续发生。也就是说，在各个步骤间也可以不进行其他的工作。

具体而言，对于第一改写步骤至第五改写步骤，进行以下的工作。

如图5a所示，首先，在选择位线以及选择源极线被施加预充电电压v3(vbl＝v3，vsl＝v3)。在选择字线，在t1－t8间被施加改写电压v0(vwl＝v0)。选择位线，在t3－t4间以及t5－t6间接地(vbl＝vss)，在t4－t5间被施加改写电压vss(＝0v)(vbl＝vss)，t6以后被施加预充电电压v3(vbl＝v3)。在选择源极线，在t3－t4间以及t5－t6间接地(vsl＝vss)，在t4－t5间被施加改写电压v2(vsl＝v2)，t6以后被施加预充电电压v3(vsl＝v3)。在非选择字线被施加接地电压vss(＝0v)，在非选择位线以及非选择源极线被施加预充电电压v3。

在图5a中，在t3－t4间以及t5－t6间使选择位线以及选择源极线接地，在t4－t5间施加写入电压。以后，将这样的脉冲波形施加到存储器单元的方式称为接地后脉冲方式。

vsl－vbl示出，从选择源极线电压vsl中减去选择位线电压vbl后的脉冲波形，若为正的值，则存储器单元成为lr化，若为负的值，则存储器单元成为hr化。在此，示出存储器单元成为lr化时的一个例子，vsl－vbl示出正的值。另一方面，在将存储器单元成为hr化时，在选择位线被施加改写电压v1，在选择源极线被施加改写电压vss(＝0v)，从而vsl－vbl示出负的值。

图5b至图5e示出，与图16b至图16e同样因布线延迟等而电压施加的定时错开时的时序图。如图5b至图5e示出，即使在因布线延迟等而电压施加的定时错开的情况下，也能够抑制vsl－vbl的电压0v以上的施加脉冲宽度的不均匀。

但是，在接地后脉冲方式中，存在vsl－vbl成为负的时间。vsl－vbl成为负的时间是，图5b中的t5－t6间、图5c中的t3－t4间、图5d中的t2－t3间、图5e中的t6－t7间。在该期间会有针对存储器单元的lr化的工作，执行以预充电电压v3的存储器单元的hr化的工作的可能性。对此，例如，若将预充电电压v3设定为存储器单元不成为hr化的电压，则能够处理。

以上，本实施例的半导体存储装置2的改写方法以及半导体存储装置2，在半导体存储装置2的改写中，向位线以及源极线施加预充电电压v3。据此，能够向存储器单元(例如mos晶体管)施加高电压。进而，通过考虑到基于布线延迟等的电压施加的定时错开的所述接地后脉冲方式，能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀。

(实施例3)

以下，利用图6说明实施例3。

本实施例的半导体存储装置3的结构，与实施例1的半导体存储装置1相同，因此省略说明。

图6是实施例3的半导体存储装置3的改写时的时序图。

图6示出将选择存储器单元成为lr化时的偏压状态。

在此，从多个字线中将至少一个字线选择为选择字线。并且，从多个位线中将至少一个位线选择为选择位线，并且，从多个源极线中将至少一个源极线选择为选择源极线。

首先，在多个位线以及多个源极线的双方被施加预充电电压v3(第一改写步骤)。接着，选择位线或选择源极线的任一方接地(第二改写步骤)。接着，选择位线以及选择源极线的双方接地(第三改写步骤)。接着，在选择位线以及选择源极线的双方被施加改写电压(vss(＝0v)，v1或v2)(第四改写步骤)。接着，选择位线以及选择源极线的双方接地(第五改写步骤)。而且，在选择位线或选择源极线的任一方被施加预充电电压v3(第六改写步骤)。最后，在选择位线以及所述选择源极线的双方被施加预充电电压v3(第七改写步骤)。而且，第一改写步骤至第七改写步骤也可以连续发生。也就是说，在各个步骤间也可以不进行其他的工作。

具体而言，对于第一改写步骤至第七改写步骤，进行以下的工作。

如图6所示，首先，在选择位线以及选择源极线被施加预充电电压v3(vbl＝v3，vsl＝v3)。在选择字线，在t1－t8间被施加改写电压v0(vwl＝v0)。选择位线，在t2－t4间以及t5－t7间接地(vbl＝vss)，在t4－t5间被施加改写电压vss(＝0v)(vbl＝vss)，t7以后被施加预充电电压v3(vbl＝v3)。选择源极线，在t3－t4间以及t5－t6间接地(vsl＝vss)，在t4－t5间被施加改写电压v2(vsl＝v2)，t6以后被施加预充电电压v3(vsl＝v3)。在非选择字线，被施加接地电压vss(＝0v)，在非选择位线以及非选择源极线，被施加预充电电压v3。

在图6中，选择位线电压vbl的脉冲波形包括选择源极线电压vsl的脉冲波形(与接地后脉冲方式的选择源极线电压vsl相同的脉冲波形)。以后，将这样的脉冲波形施加到存储器单元的方式称为包括接地后脉冲方式。

vsl－vbl示出，从选择源极线电压vsl中减去选择位线电压vbl后的脉冲波形，若为正的值，则存储器单元成为lr化，若为负的值，则存储器单元成为hr化。在此，示出存储器单元成为lr化时的一个例子，vsl－vbl示出正的值。另一方面，在将存储器单元成为hr化时，在选择位线被施加改写电压v1，在选择源极线被施加改写电压vss(＝0v)，从而vsl－vbl示出负的值。

在包括接地后脉冲方式中，不存在接地后脉冲方式中出现的vsl－vbl成为负的时间。因此，在包括接地后脉冲方式中，不需要接地后脉冲方式那样的预充电电压v3的限制。并且，与接地后脉冲方式同样，即使在因布线延迟等而电压施加的定时错开的情况下，也能够抑制施加脉冲宽度的不均匀。

以上，本实施例的半导体存储装置3的改写方法以及半导体存储装置3，在半导体存储装置3的改写中，向位线以及源极线施加预充电电压v3。据此，能够向存储器单元(例如mos晶体管)施加高电压。进而，通过考虑到基于布线延迟等的电压施加的定时错开的所述包括接地后脉冲方式，即使不进行接地后脉冲方式那样的预充电电压v3的限制，也能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀。

(实施例4)

以下，利用图7a至图9b说明实施例4。

图7a至图7d是实施例4涉及的半导体存储装置4的改写时的时序图。

图7a至图7d示出，将选择存储器单元成为lr化时的偏压状态。

在此，从多个字线中将至少一个字线选择为选择字线。并且，从多个位线中将至少一个位线选择为选择位线，并且，从多个源极线中将至少一个源极线选择为选择源极线。

首先，在选择字线被施加预充电电压v3(第一改写步骤)。接着，在选择字线被施加改写电压v0(第二改写步骤)。最后，在选择字线被施加预充电电压v3(第三改写步骤)。而且，第一改写步骤至第三改写步骤也可以连续发生。也就是说，在各个步骤间也可以不进行其他的工作。

具体而言，对于第一改写步骤至第三改写步骤，进行以下的工作。

如图7a示出，首先，在选择字线被施加预充电电压v3(vwl＝v3)。而且，在选择字线，在t1－t6间被施加改写电压v0(vwl＝v0)。在选择位线，在t3－t4间被施加改写电压vss(＝0v)(vbl＝vss)。在选择源极线，在t3－t4间被施加改写电压v2(vsl＝v2)。在非选择字线、非选择位线以及非选择源极线，被施加接地电压vss(＝0v)。

vsl－vbl示出，从选择源极线电压vsl中减去选择位线电压vbl后的脉冲波形，若为正的值，则存储器单元成为lr化，若为负的值，则存储器单元成为hr化。在此，示出存储器单元成为lr化时的一个例子，vsl－vbl示出正的值。另一方面，在将存储器单元成为hr化时，在选择位线被施加改写电压v1，在选择源极线被施加改写电压vss(＝0v)，从而vsl－vbl示出负的值。

在实施例1至3中，向位线以及源极线施加预充电电压v3，从而能够向存储器单元(例如mos晶体管)施加高电压。但是，在本实施例中，向字线施加预充电电压v3，从而能够向存储器单元(例如mos晶体管)施加高电压。

在图7a中，通过选择位线以及选择源极线的控制，对写入时间(t4－t3)进行控制，对此，在图7b中，通过选择字线的控制，对写入时间(t4－t3)进行控制。具体而言，进行以下的工作。

如图7b示出，首先，在选择字线被施加预充电电压v3(vwl＝v3)。而且，在选择字线在t3－t4间被施加改写电压v0(vwl＝v0)。在选择位线，在t2－t5间被施加改写电压vss(＝0v)(vbl＝vss)。在选择源极线，在t2－t5间被施加改写电压v2(vsl＝v2)。在非选择字线、非选择位线以及非选择源极线，被施加接地电压vss(＝0v)。

在图7c中，相对于图7a而追加了选择位线以及选择源极线的预充电功能。

并且，在图7c中，通过选择位线以及选择源极线的控制，对写入时间(t4－t3)进行控制，对此，在图7d中，通过选择字线的控制，对写入时间(t4－t3)进行控制。如此，能够向存储器单元施加高电压。

接着，说明实施例4涉及的半导体存储装置4的结构。

图8是实施例4涉及的半导体存储装置4的电路结构图。

在此，说明与图2所示的实施例1的半导体存储装置1的电路结构的区别。本实施例的半导体存储装置4，代替第一解码电路1002，而具备第一解码电路3002。并且，半导体存储装置4，代替电源线2024，而具备电源线3024，代替预充电允许信号线2036，而具备预充电允许信号线3036。这些点，与实施例1的半导体存储装置1不同。除此以外的构成要素，与实施例1的半导体存储装置1相同，因此，省略说明。

第一解码电路3002，具有第一解码电路1002具有的功能，还与电源线3024连接。

电源线3024是，传输电源电路2004产生的预充电电压v3的电源线，从电源电路1004连接到第一解码电路3002以及第二解码电路2003。据此，预充电电压v3，被施加到第一解码电路1002以及第二解码电路2003的双方。

预充电允许信号线3036是，传输控制电路2006产生的预充电允许信号pre_en的信号线，从控制电路2006连接到第一解码电路3002以及第二解码电路2003。据此，预充电允许信号pre_en，输入到第一解码电路3002以及第二解码电路2003的双方。

接着，说明第一解码电路3002的结构以及存储器单元被改写时的时序图。

图9a是实施例4涉及的半导体存储装置4的第一解码电路3002的电路图。图9b是实施例4涉及的半导体存储装置4的第一解码电路3002的时序图。

图9a示出第一解码电路3002的一个例子。如图9a所示，在第一解码电路3002，被输入字线选择信号wlsel、字线脉冲允许信号wlpls_en以及预充电允许信号pre_en。并且，第一解码电路3002，输出位线电压vbl。在字线选择信号wlsel和字线脉冲允许信号wlpls_en均为“h”的情况下，输出作为字线电压vwl的改写电压v0。在预充电允许信号pre_en为“h”、字线选择信号wlsel和字线脉冲允许信号wlpls_en都不是“h”的情况下，输出作为字线电压vwl的预充电电压v3。

图9b示出第一解码电路3002的改写时的时序图。在t1，字线选择信号wlsel和预充电允许信号pre_en从“l”变为“h”。但是，字线脉冲允许信号wlpls_en为“l”，因此，输出作为字线电压vwl的预充电电压v3。在t2，字线脉冲允许信号wlpls_en从“l”变为“h”，输出作为字线电压vwl的改写电压v0。在t3，字线脉冲允许信号wlpls_en从“h”变为“l”，输出作为字线电压vwl的预充电电压v3。

以上，本实施例的半导体存储装置4的改写方法以及半导体存储装置4，在半导体存储装置4的改写中，向字线施加预充电电压v3。据此，能够向存储器单元(例如mos晶体管)施加高电压。

(实施例5)

以下，利用图10以及图11说明实施例5。

图10是实施例5涉及的半导体存储装置5的电路结构图。

在此，说明与图8所示的实施例4的半导体存储装置4的电路结构的区别。本实施例的半导体存储装置5，代替存储器单元阵列1001，而具备存储器单元阵列4001，代替第一解码电路3002，而具备第一解码电路4002，代替第二解码电路2003，而具备第二解码电路4003。并且，半导体存储装置5，代替源极线1015以及1016，而具备源极线4015以及4016，代替电源线1023，而具备电源线4023。进而，半导体存储装置5，代替源极线选择信号线1035，而具备源极线选择信号线4035，代替源极线脉冲允许信号线1043，而具备源极线脉冲允许信号线4043，代替源极线放电允许信号线2045，而具备源极线放电允许信号线4045。这些点，与实施例4的半导体存储装置4不同。除此以外的构成要素，与实施例4的半导体存储装置4相同，因此，省略说明。

第一解码电路4002，从多个字线中将至少一个字线选择为选择字线，从多个源极线中将至少一个源极线选择为选择源极线。并且，第一解码电路4002，具有第一解码电路3002具有的功能，还与电源线4023、源极线选择信号线4035、源极线脉冲允许信号线4043以及源极线放电允许信号线4045连接。

第二解码电路4003，从多个位线中将至少一个位线选择为选择位线。并且，第二解码电路4003，相对于第二解码电路2003，解除了源极线1015以及1016、电源线1023、源极线选择信号线1035、源极线脉冲允许信号线1043以及源极线放电允许信号线2045的连接。

多个源极线(4015以及4016)是，存储器单元阵列4001的源极线，延伸设置在第一方向上，与第一解码电路4002连接。源极线电压sl1以及sl2经由源极线4015以及4016，施加到存储器单元阵列4001。

电源线4023是，传输电源电路2004产生的改写电压v2的电源线，从电源电路2004连接到第一解码电路4002。

源极线选择信号线4035是，传输控制电路2006产生的源极线选择信号slsel的信号线，从控制电路2006连接到第一解码电路4002。据此，源极线选择信号slsel，输入到第一解码电路4002。

源极线脉冲允许信号线4043是，传输脉冲生成电路2005产生的源极线脉冲允许信号slpls_en的信号线，从脉冲生成电路2005连接到第一解码电路4002。据此，源极线脉冲允许信号slpls_en，输入到第一解码电路4002。

源极线放电允许信号线4045是，传输脉冲生成电路2005产生的源极线放电允许信号sldis_en的信号线，从脉冲生成电路2005连接到第一解码电路4002。据此，源极线放电允许信号sldis_en，输入到第一解码电路4002。

在存储器单元阵列4001中，多个字线(1011以及1012)以及多个源极线(4015以及4016)，延伸设置在第一方向上，多个位线(1013以及1014)，延伸设置在与第一方向不同的第二方向上。具体而言，在实施例1至4中，存储器单元阵列1001的位线1013以及1014与源极线1015以及1016并联，对此，在实施例5中，存储器单元4001的字线1011以及1012与源极线4015以及4016并联。但是，即使在利用基于本实施例的半导体存储装置5的半导体存储装置，进行与实施例1至4同样的工作时，也能够获得与实施例1至4同样的效果。例如，图11示出，与实施例1同样，位线以及源极线被预充电、且利用包括脉冲方式的改写方法的一个例子。

图11是实施例5涉及的半导体存储装置5的改写时的时序图。

图11示出，图10所示的字线1011及1012、位线1013及1014、以及源极线4015及4016的时序图。如图11所示，选择源极线电压的脉冲波形以及选择位线电压的脉冲波形之中的一方包括另一方，因此，难以产生同时脉冲方式那样的多个波形不稳定型的施加脉冲，能够抑制施加脉冲宽度的不均匀。并且，图11示出，图10所示的存储器单元4051被选择时的脉冲波形，选择字线为1011，选择源极线为4015，选择位线为1013。然而，存储器单元4052为非选择的存储器单元，但是，存在于与存储器单元4051共同的字线1011以及源极线4015上，因此，被施加与选择存储器单元4051同样的电压。因此，针对多个位线之中的作为选择位线以外的位线的非选择位线，需要在与向选择源极线施加了电压的定时相同的定时，施加与向选择源极线施加的电压相同的电压。具体而言，需要在相同的定时向非选择位线1014施加与选择源极线4015相同的电压，以使非选择存储器单元4052不会被改写。如图11所示，非选择位线电压bl2，在与选择源极线电压sl1相同的定时成为相同的波形。在利用基于本实施例的半导体存储装置5的半导体存储装置，进行与实施例2至4同样的工作时，也是同样的。

以上，本实施例的半导体存储装置5的改写方法以及半导体存储装置5，在半导体存储装置5的改写中，向位线以及源极线施加预充电电压、或者，向字线施加预充电电压。据此，能够向存储器单元(例如mos晶体管)施加高电压。进而，通过考虑到基于布线延迟等的电压施加的定时的错开的脉冲施加方法(包括脉冲方式，接地后脉冲方式或包括接地后脉冲方式)，能够抑制多个波形不稳定型的施加脉冲的发生以及施加脉冲宽度的不均匀。

(其他的实施例)

以上，对于本公开涉及的半导体存储装置的改写方法以及半导体存储装置，根据所述实施例进行了说明，但是，本公开，不仅限于所述实施例。

对实施例实施本领域技术人员想到的各种变形而得到的形态，以及在不脱离本公开的宗旨的范围内任意组合各个实施例的构成要素以及功能来实现的形态，也包含在本公开中。

工业实用性

本公开，能够用于半导体存储装置，尤其有用于ic卡等的需要高度改写可靠性的电子设备的存储器。

符号说明

1至5、10半导体存储装置

301至304d－触发器电路

305逻辑回路

1001、4001存储器单元阵列

1002、3002、4002第一解码电路

1003、2003、4003第二解码电路

1004、2004电源电路

1005、2005脉冲生成电路

1006、2006控制电路

1011、1012字线

1013、1014位线

1015、1016、4015、4016源极线

1021至1023、2024、3024、4023电源线

1031时钟信号线

1032脉冲信号线

1033字线选择信号线

1034位线选择信号线

1035、4035源极线选择信号线

2036、3036预充电允许信号线

1041字线脉冲允许信号线

1042位线脉冲允许信号线

1043、4043源极线脉冲允许信号线

2044位线放电允许信号线

2045、4045源极线放电允许信号线

1401控制元件(mos晶体管)

1402存储元件(电阻变化元件)

4051、4052存储器单元