非易失性存储器装置的制作方法

本申请要求于2016年1月11日提交的第10-2016-0003319号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。

本发明构思涉及半导体存储器，更具体地，涉及一种非易失性存储器装置及读取其的方法。

背景技术：

半导体存储器装置可以分为易失性存储器装置或者非易失性存储器装置。

当通电时，易失性存储器装置保留其内容，但是当断电时，非常迅速地或立即丢失存储的数据。非易失性存储器装置即使在已经重启(例如，关闭和重新接通)之后也可以取回存储的数据。

非易失性存储器装置的示例包括掩模只读存储器(mrom)、可编程只读存储器(prom)、可擦除可编程只读存储器(eprom)、电可擦除可编程存储器(eeprom)等。

在闪存装置中，存储器单元可以存储多于单比特的信息。存储1比特数据的存储器单元称作单比特单元或单级单元(slc)。存储多比特数据(例如，两比特或更多比特)的存储器单元称作多比特单元、多级单元(mlc)或多状态单元。

技术实现要素：

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括存储器单元阵列，所述存储器单元阵列包括：多个存储器单元；地址解码器，被配置为通过多条字线连接到存储器单元，并且将选择读取电压或未选择读取电压提供至字线；控制逻辑，被配置为控制地址解码器以在连续读取模式下执行多个读取序列，并且将在至少一个读取序列中的字线设置开始点调节为与在至少一个其它读取序列中的字线设置开始点不同，其中，字线设置开始点是选择读取电压或未选择读取电压开始被提供至字线的时刻。

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括：多个存储器单元；地址解码器，被配置为通过多条字线连接到存储器单元，并且将选择读取电压或未选择读取电压提供至字线；控制逻辑，被配置为响应于读取命令来确定读取模式是单个读取模式还是连续读取模式。控制逻辑控制地址解码器以在连续读取模式下执行多个读取序列，并且将至少一个读取序列中的字线设置开始点调节为与单个读取模式下的字线设置开始点不同，其中，字线设置开始点是选择读取电压或未选择读取电压开始被提供至字线的时刻。

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括：存储器单元阵列，具有连接到字线的多个存储器单元；地址解码器，经由字线连接到存储器单元阵列；控制电路，被配置为控制地址解码器，以响应于第一读取命令针对存储器单元阵列执行单个读取模式操作，并且响应于第二读取命令针对存储器单元阵列执行连续读取模式操作，其中，控制电路被配置为减小连续读取模式操作下的多个读取序列中的至少一个的页缓冲器初始化时间。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更加明显。

图1是示出根据本发明构思的示例性实施例的非易失性存储器装置的框图。

图2是示出根据本发明构思的示例性实施例的在单个读取模式下的读取序列的时序图。

图3是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的时序图。

图4是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的图。

图5是示出根据本发明构思的示例性实施例的在图1的存储器单元阵列的多个存储器块中的存储器块的电路。

图6是示出根据本发明构思的示例性实施例的图5的存储器块的结构的透视图。

图7是示出根据本发明构思的示例性实施例的固态驱动器的框图。

图8是示出根据本发明构思的示例性实施例的嵌入式多媒体卡(emmc)的框图。

具体实施方式

在本发明构思的示例性实施例中，提供了一种三维(3d)存储器阵列。3d存储器阵列可以单片地形成在存储器单元的阵列的一个或更多个物理层级中，所述存储器单元具有设置在硅基底之上的有源区和与那些存储器单元的操作相关的电路，而无论这样的相关的电路在这样的基底之上还是在这样的基底之内。术语“单片”可以意为阵列的各个级的层直接沉积在阵列的各个下方级的层上。

在本发明构思的示例性实施例中，3d存储器阵列包括垂直nand串，垂直nand串被垂直地定向，使得至少一个存储器单元位于另一个存储器单元上方。至少一个存储器单元可以包括电荷捕获层。每个垂直nand串可以包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构并且与存储器单元一起单片地形成。

通过引用全部包含于此的下面的专利文献描述了三维存储器阵列的构造，其中，三维存储器阵列被构造为多个级，并且具有共享在多个级之间的字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利以及第2011/0233648号美国专利公开。

图1是示出根据本发明构思的示例性实施例的非易失性存储器装置的框图。参照图1，非易失性存储器装置100可以包括存储器单元阵列110、地址解码器120、电压发生器130、输入/输出电路140和控制逻辑150。

存储器单元阵列110通过串选择线ssl、字线wl和地选择线gsl连接到地址解码器120，并且通过位线bl连接到输入/输出电路140。存储器单元阵列110可以包括多个存储器块。每个存储器块的存储器单元可以形成二维结构。每个存储器块的存储器单元也可以在与基底垂直的方向上层压(例如，堆叠)，以形成三维结构。每个存储器块可以包括多个存储器单元和多个选择晶体管。存储器单元可以连接到字线wl，选择晶体管可以连接到串选择线ssl或地选择线gsl。每个存储器块的存储器单元可以存储一比特或更多比特。换言之，存储器单元可以为单级单元或多级单元。

地址解码器120通过串选择线ssl、字线wl和地选择线gsl连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑150的控制而操作。地址解码器120从外部接收地址addr。

地址解码器120被配置为对所接收的地址中的行地址进行解码。地址解码器120使用解码的行地址来选择串选择线ssl、字线wl和地选择线gsl。地址解码器120可以从电压发生器130接收各种电压并且将接收的电压分别传输至选择的和未选择的串选择线ssl、字线wl和地选择线gsl。

地址解码器120可以被配置为对传输的地址中的列地址进行解码。解码的列地址可以传输至输入/输出电路140。地址解码器120可以包括诸如行解码器、列解码器和地址缓冲器等的电路元件。

电压发生器130被配置为产生用于非易失性存储器装置100中的各种电压。例如，电压发生器130可以产生多个编程电压、多个通过电压、多个验证电压、多个选择读取电压和多个未选择读取电压。

输入/输出电路140可以通过位线bl连接到存储器单元阵列110并与外部交换数据。输入/输出电路140响应于控制逻辑150的控制而操作。

输入/输出电路140从外部接收数据data并将接收的数据data写入存储器单元阵列110中。输入/输出电路140从存储器单元阵列110读取数据data并将读取的数据data传输至外部。输入/输出电路140可以从存储器单元阵列110的第一存储区读取数据，并将读取的数据写入存储器单元阵列110的第二存储区中。例如，输入/输出电路140可以被配置为执行回写式(copy-back)操作。

输入/输出电路140可以包括诸如页缓冲器(或页寄存器)、列选择电路、数据缓冲器等的电路元件。输入/输出电路140也可以包括诸如感测放大器、写入驱动器、列选择电路、数据缓冲器等的电路元件。

控制逻辑150可以连接到地址解码器120、电压发生器130和输入/输出电路140。控制逻辑150被配置为控制非易失性存储器装置100的整体操作。控制逻辑150响应于控制信号ctrl和从控制器传输的命令cmd而操作。在读取操作中，控制逻辑150可以基于接收的命令cmd来确定读取操作是在单个读取模式(singlereadmode)还是在连续读取模式下被执行。例如，控制逻辑150可以控制非易失性存储器装置100，以基于确定结果在单个读取模式或者连续读取模式下操作。

在单个读取模式下，非易失性存储器装置100可以输出与根据读取序列接收的命令cmd对应的数据data。例如，在单个读取模式下，读取序列可以包括页缓冲器初始化区间、读取操作区间、恢复区间和转储区间(dumpingsection)。在单个读取模式下，非易失性存储器装置100可以在页缓冲器初始化区间的开始时刻开始字线的设置。例如，字线设置(wl设置)可以意为选择读取电压开始被施加到选择的字线，且未选择读取电压开始被施加到未选择的字线。

在连续读取模式下，非易失性存储器装置100可以输出与根据多个读取序列接收的多个命令cmd对应的数据data。例如，在连续读取模式下，每个读取序列可以包括页缓冲器初始化区间、读取操作区间、恢复区间和转储区间。根据本发明构思的示例性实施例的非易失性存储器装置100可以控制连续读取模式下的至少一个读取序列中的字线设置(wl设置)，以比在单个读取模式下的字线设置(wl设置)开始得更早。因此，非易失性存储器装置100可以减少至少一个读取序列中的页缓冲器初始化时间。结果，非易失性存储器装置100可以增加连续读取模式下的读取速度。

图2是示出根据本发明构思的示例性实施例的在单个读取模式下的读取序列的时序图。参照图2，非易失性存储器装置100可以接收读取命令rcmd，以输出与读取命令rcmd对应的读取数据dout。例如，一个读取序列可以包括页缓冲器初始化区间pbi、读取操作区间rop、恢复区间rcvy和转储区间dump。

非易失性存储器装置100可以在页缓冲器初始化区间pbi期间将页缓冲器的电压电平初始化至特定电平。例如，非易失性存储器装置100可以将页缓冲器初始化至地电压。非易失性存储器装置100也可以对位线bl进行预充电。

非易失性存储器装置100可以在读取操作区间rop期间读取选择的存储器单元的数据。例如，非易失性存储器装置100可以将未选择读取电压vread施加到选择的串选择线ssl和地选择线gsl。非易失性存储器装置100也可以将未选择读取电压vread施加到未选择的字线(unsel.wl)。因此，在选择的串中可以形成通道。在这种情况下，非易失性存储器装置100可以将选择读取电压vr施加到选择的字线(sel.wl)。非易失性存储器装置100可以将读取数据dout存储到页缓冲器的数据锁存器中。

非易失性存储器装置100可以在恢复区间rcvy期间对电压泵(voltagepump)和字线wl进行初始化。例如，非易失性存储器装置100可以将电压泵的电压电平变为地电压。非易失性存储器装置100可以将字线wl的电压电平变为地电压。

非易失性存储器装置100可以在转储区间dump期间将读取数据dout从页缓冲器的数据锁存器移动至页缓冲器的高速缓存锁存器。非易失性存储器装置100可以在转储区间dump之后输出移动至高速缓存锁存器的读取数据dout。

当信号输入到非易失性存储器装置100或者从非易失性存储器装置100输出时，rnb信号可以具有高电平。例如，当接收读取命令rcmd时，rnb信号可以具有高电平。当输出读取数据dout时，rnb信号可以具有高电平。在页缓冲器初始化区间pbi、读取操作区间rop、恢复区间rcvy和转储区间dump期间，rnb信号可以具有低电平。

电压开始施加到选择的字线(sel.wl)和未选择的字线(unsel.wl)的字线设置开始点(wl设置开始)可以与页缓冲器初始化区间pbi的开始时刻(例如，t1)相同。读取操作区间rop可以在选择的字线和未选择的字线的电压分别增大至选择读取电压vr和未选择读取电压vread之后(例如，t2)开始。换言之，页缓冲器初始化区间pbi可以被保持，直到选择的字线(sel.wl)和未选择的字线(unsel.wl)的电压分别增大至选择读取电压vr和未选择读取电压vread为止。当读取操作区间rop结束时(例如，t3)，可以开始恢复区间rcvy，当恢复区间rcvy结束时(例如，t4)，可以开始转储区间dump，在转储区间dump结束后(例如，t5)，可以输出读取数据dout。

图3是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的时序图。参照图3，非易失性存储器装置100可以接收多个读取命令rcmd1～rcmd4，以输出与各读取命令rcmd1～rcmd4对应的读取数据dout1～dout4。非易失性存储器装置100可以根据在连续读取模式下的多个读取序列输出读取数据dout1～dout4。例如，第一读取序列可以包括第一页缓冲器初始化区间pbi1、第一读取操作区间rop1、第一恢复区间rcvy1和第一转储区间dump1。第二读取序列可以包括第二页缓冲器初始化区间pbi2、第二读取操作区间rop2、第二恢复区间rcvy2和第二转储区间dump2。第三读取序列可以包括第三页缓冲器初始化区间pbi3、第三读取操作区间rop3、第三恢复区间rcvy3和第三转储区间dump3。第四读取序列可以包括第四页缓冲器初始化区间pbi4、第四读取操作区间rop4、第四恢复区间rcvy4和第四转储区间dump4。图3中示出了非易失性存储器装置100在连续读取模式下处理四个读取命令。然而，本发明构思不限制于此。例如，非易失性存储器装置100可以在连续读取模式下连续地执行至少两个读取序列。

非易失性存储器装置100可以接收第一读取命令rcmd1。非易失性存储器装置100可以在与第一读取命令rcmd1对应的第一读取序列期间接收第二读取命令rcmd2。例如，非易失性存储器装置100可以在第一恢复区间rcvy1期间接收第二读取命令rcmd2。非易失性存储器装置100可以在第一转储区间dump1之后输出第一读取数据dout1。非易失性存储器装置100可以在输出第一读取数据dout1之后接收第三读取命令rcmd3。例如，非易失性存储器装置100可以在第二读取操作区间rop2期间接收第三读取命令rcmd3。非易失性存储装100可以在第二转储区间dump2之后输出第二读取数据dout2。非易失性存储器装置100可以在输出第二读取数据dout2之后接收第四读取命令rcmd4。例如，非易失性存储器装置100可以在第三读取操作区间rop3期间接收第四读取命令rcmd4。非易失性存储器装置100可以在第三转储区间dump3之后输出第三读取数据dout3。非易失性存储器装置100可以在输出第四读取数据dout4之后接收结束命令end。例如，非易失性存储器装置100可以在第四读取操作区间rop4期间接收结束命令end。非易失性存储器装置100可以根据结束命令end完成连续读取模式下的读取序列。例如，非易失性存储器装置100可以根据结束命令end在第四转储区间dump4之后输出第四读取数据dout4。

当信号输入到非易失性存储器装置100或者从非易失性存储器装置100输出时，rnb信号可以具有高电平。例如，当接收读取命令rcmd1～rcmd4时，rnb信号可以具有高电平。当输出读取数据dout1～dout4时，rnb信号可以具有高电平。当接收结束命令end时，rnb信号可以具有高电平。在页缓冲器初始化区间pbi、读取操作区间rop、恢复区间rcvy和转储区间dump中的没有信号输入到非易失性存储器装置100或者从非易失性存储器装置100输出期间，rnb信号可以具有低电平。

在第一读取序列中，可以在第一页缓冲器初始化区间pbi1的开始时刻开始字线设置(wl设置)。因此，可以在第一时间间隔t1期间执行第一页缓冲器初始化区间pbi1。在第二至第四读取序列中，可以在第一转储区间dump1至第三转储区间dump3的各自的开始时刻开始字线设置(wl设置)。因此，可以分别在第二时间间隔t2期间执行第二页缓冲器初始化区间pbi2至第四页缓冲器初始化区间pbi4。第二时间间隔t2比第一时间间隔t1短。

非易失性存储器装置100可以控制连续读取模式下的至少一个读取序列中的字线设置(wl设置)，以比在单个读取模式下的字线设置(wl设置)开始得更早。因此，非易失性存储器装置100可以减少至少一个读取序列中的页缓冲器初始化时间。结果，非易失性存储器装置100可以增加在连续读取模式下的读取速度。

图4是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的图。参照图4，非易失性存储器装置100可以接收多个读取命令rcmd1～rcmd4，以输出与各读取命令rcmd1～rcmd4对应的读取数据dout1～dout4。非易失性存储器装置100可以在连续读取模式下根据多个读取序列输出读取数据dout1～dout4。图4的大部分读取序列与图3的读取序列相似。因此，省略相似的描述。

在第一读取序列中，可以在第一页缓冲器初始化区间pbi1的开始时刻开始字线设置(wl设置)。因此，可以在第一时间间隔t1期间执行第一页缓冲器初始化区间pbi1。在第二至第四读取序列中，可以在各第一恢复区间rcvy1至第三恢复区间rcvy3内部开始字线设置(wl设置)。因此，可以分别在第三时间间隔t3期间执行第二页缓冲器初始化区间pbi2至第四页缓冲器初始化区间pbi4。第三时间间隔t3比第一时间间隔t1短。第三时间间隔t3也比第二时间间隔t2短。因此，与根据图3的读取序列执行数据读取操作的情况相比，在根据图4的读取序列执行数据读取操作的情况下，非易失性存储器装置100可以进一步减小读取时间。

非易失性存储器装置100可以控制连续读取模式下的至少一个读取序列中的字线设置(wl设置)，以比在单个读取模式下的字线设置(wl设置)开始得更早。因此，非易失性存储器装置100可以减小至少一个读取序列中的页缓冲器初始化时间。结果，非易失性存储器装置100可以增加连续读取模式下的读取速度。

图5是示出在图1的存储器单元阵列110的多个存储器块中的存储块blki的电路图。参照图5，存储器块blki可以具有三维结构。例如，nand串(ns11、ns21、ns31)可以设置在第一位线bl1与共源线csl之间。nand串(ns12、ns22、ns32)可以设置在在第二位线bl2与共源线csl之间。nand串(ns13、ns23、ns33)可以设置在第三位线bl3与共源线csl之间。

每个nand串ns可以包括串选择晶体管sst、地选择晶体管gst和连接在串选择晶体管sst与地选择晶体管gst之间的多个存储器单元mc(例如，mc1-mc7)。每个nand串ns的串选择晶体管sst可以连接到对应的位线bl。每个nand串ns的地选择晶体管gst可以连接到共源线csl。

nand串ns以行和列为单位进行布置。共同连接到一条位线bl的nand串ns形成一列。例如，连接到第一位线bl1的nand串ns11～ns31与第一列对应。连接到第二位线bl2的nand串ns12～ns32与第二列对应。连接到第三位线bl3的nand串ns13～ns33与第三列对应。

连接到一条串选择线ssl的nand串ns形成一行。例如，连接到第一串选择线ssl1的nand串ns11～ns13形成第一行。连接到第二串选择线ssl2的nand串ns21～ns23形成第二行。连接到第三串选择线ssl3的nand串ns31～ns33形成第三行。

在每个nand串ns中，可以限定高度。例如，在每个nand串ns中，与地选择晶体管gst相邻的存储器单元mc1的高度可以为1。在每个nand串ns中，随着存储单元mc更加靠近串选择晶体管sst，存储器单元mc的高度增大。例如，在每个nand串ns中，与串选择晶体管sst相邻的存储单元mc7的高度可以为7。

同一行的nand串ns共用同一串选择线ssl。不同行的nand串ns分别连接到不同串选择线ssl。nand串(ns11～ns13、ns21～ns23、ns31～ns33)共用地选择线gsl。同一行的同一高度的nand串ns的存储器单元共用字线。在同一高度处，不同行的nand串ns的字线wl被共同地连接。共源线csl共同地连接到nand串ns。

如图5中所示，同一高度的字线wl被共同地连接。因此，当选择字线wl1-wl7的特定字线wl时，选择了连接到特定字线wl的所有nand串ns。不同行的nand串连接到不同的串选择线ssl。因此，通过选择串选择线ssl1～ssl3，在连接到同一字线wl的nand串ns中的未选择的行的nand串ns可以与位线bl1～bl3分开。换言之，通过选择串选择线ssl1～ssl3，可以选择一行nand串ns。通过选择位线bl1～bl3，可以以列为单位来选择选择的行的nand串ns。

图6是示出根据本发明构思的示例性实施例的与图5的存储器块blki对应的结构的透视图。参照图6，存储器块blki可以在与基底sub垂直的方向上形成。n+掺杂区可以形成在基底sub中。

栅电极层和绝缘层可以交替地沉积在基底sub上。信息存储层可以形成在栅电极层与绝缘层之间。可以通过在垂直方向上对栅电极层和绝缘层进行图案化来形成v形的柱。柱可以穿透栅电极层和绝缘层以连接到基底sub。柱的内部具有填充的介电图案，并且可以包括诸如二氧化硅的绝缘材料。柱的外部具有垂直有源图案，并且可以为沟道半导体。

存储器块blki的栅电极层可以连接到地选择线gsl、多条字线wl1～wl7和串选择线ssl。存储器块blki的柱可以连接到多条位线bl1～bl3。在图6中，存储器块blki被示出为具有两条选择线gsl和ssl、七条字线wl1～wl7和三条位线bl1～bl3，但是选择线、字线和位线的数量不限于此。

图7是示出根据本发明构思的示例性实施例的固态驱动器(ssd)的框图。参照图7，ssd1000可以包括多个非易失性存储器装置1100和ssd控制器1200。

非易失性存储器装置1100可以选择性地接收外部高电压vppx。非易失性存储器装置1100中的每个如图1至图6中描述的可以调节连续读取模式下的至少一个读取序列中的字线设置开始点，以减少数据的读取时间。

ssd控制器1200通过多个沟道ch1～chi(i为整数2或大于2的整数)连接到非易失性存储器装置1100。ssd控制器1200可以包括至少一个处理器1210、缓冲存储器1220纠错电路1230、主机接口1240和非易失性存储器接口1250。

缓冲存储器1220可以临时地存储用于驱动ssd控制器1200的数据。缓冲存储器1220可以包括被构造为存储数据或命令的多条存储器线。

纠错电路1230可以计算数据的纠错码值以在写入操作中编程，基于纠错码值在读取操作中校正数据的错误，并且校正在数据恢复操作中从非易失性存储器装置1100中恢复的数据的错误。还可以包括用于存储用来驱动ssd控制器1200的码数据的码存储器。码存储器可以通过非易失性存储器装置来实现。

主机接口1240可以给外部装置提供接口功能。主机接口1240可以为nand接口。非易失性存储器接口1250可以为非易失性存储器装置1100提供接口功能。

图8是示出根据本发明构思的示例性实施例的嵌入式多媒体卡(emmc)的框图。参照图8，emmc2000可以包括至少一个nand闪存装置2100和控制器2200。

nand闪存装置2100可以为单倍数据速率(sdr)nand或双倍数据速率(ddr)nand。nand闪存装置2100可以为垂直nand闪存装置(vnand)。如图1至图6中描述的，nand闪存装置2100可以调节连续读取模式下的至少一个读取序列中的字线设置开始点，以减少数据的读取时间。

控制器2200可以通过多个沟道连接到nand闪存装置2100。控制器2200可以包括至少一个控制器核2210、主机接口2240和nand接口2250。所述至少一个控制器核2210可以控制emmc2000的全部操作。主机接口2240可以执行控制器2210与主机之间的接口。nand接口2250执行nand闪存装置2100与控制器2200之间的接口。在本发明构思的示例性实施例中，主机接口2240可以为并行接口(例如，mmc接口)。在本发明构思的示例性实施例中，主机接口2240可以为串行接口(例如，超高速(uhs)-ii接口、通用闪速存储(ufs)接口等)。

可以向emmc2000提供来自主机的电源电压(vcc、vccq)。第一电源电压vcc(例如，3.3v)可以被提供至nand闪存装置2100和nand接口2250，第二电源电压vccq(例如，1.8v/3.3v)可以被提供至控制器2200。在本发明构思的示例性实施例中，emmc2000可以选择性地提供有外部高电压vppx。

根据本发明构思的示例性实施例，可以提供一种非易失性存储器装置及读取其的方法，所述非易失性存储器装置控制连续读取模式下的至少一个读取序列中的字线设置开始点，以增加读取速度。

虽然已经参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域技术人员将明显的是，在不脱离本发明构思的精神和范围的情况下，可以做出各种变化和修改。