存储器件及其操作方法与流程

相关申请的交叉引用

本申请要求2016年10月17日在韩国知识产权局提交的第10-2016-0134238号的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

示例性实施例涉及一种存储器件及其操作方法。

背景技术：

通常，由用作开关的晶体管和储存电荷(即，数据)的电容器构成诸如动态随机存取存储器(dram)的半导体存储器件的存储单元。根据存储单元的电容器中是否存在电荷(即，电容器的端子的电压是高还是低)来识别数据为“高”(逻辑1)或“低”(逻辑0)。

原则上，由于以在电容器中累积电荷的方式来实现数据的储存，所以数据的储存不消耗功率。然而，由于储存在电容器中的电荷的初始量因由金属氧化物半导体(mos)晶体管等的pn耦合引起的泄漏电流而消失，因此数据可能会丢失。为了防止这种情况，在数据丢失之前应该读取存储单元中的数据，并且正常量的电荷应基于读取的信息而被再充电。只有当这样的操作被周期性地重复时，才能保留数据的储存。这种用于再充电单元电荷的过程被称为刷新操作。

每当刷新命令从存储器控制器被传输至存储器时，执行刷新操作。存储器控制器通过考虑存储器的数据保持时间来以预定的时间间隔将刷新命令传输到存储器。例如，如果存储器的数据保持时间为64ms，并且当刷新命令被接收8000次时可以刷新存储器中的整个存储单元，则存储器控制器将刷新命令传输到存储器8000次为64ms。

在存储器件的测试过程中，如果包括在存储器件中的一些存储单元的数据保持时间不超过预定的参考时间，则对应的存储器件被处理为故障。以这种方式被处理为故障的存储器件应该被丢弃。

如果包括具有不超过参考时间的数据保持时间的存储单元(即，弱单元)的所有存储器件都被处理为故障，则存储器件的产量不得不下降。此外，尽管存储器件已通过测试，但是如果弱单元由于后面的因素而被引入，则可能会发生错误。

此外，由于至少数千万个单元被集成在一个芯片中的事实而导致超高集成度，所以可以提及的是，即使制造工艺先进，存在弱单元的概率也会增加。如果对这样的弱单元没有精确地进行测试，则可能难以确保半导体存储器件的可靠性。因此，正在研究用于检测弱单元的各种方案和方法。

技术实现要素：

各种实施例针对缩短检测弱单元所需的测试时间的存储器件及其操作方法。

在一个实施例中，存储器件可以包括：多个字线；多个位线；多个存储单元，每个存储单元耦接到多个字线之中的对应字线以及多个位线之中的对应位线；以及控制块，其适用于控制多个字线之中的至少两个字线一起被激活，以及基于与激活的字线相对应的位线的电压来判断是否存在弱单元。

在一个实施例中，用于操作包括多个字线、多个位线以及多个存储单元的存储器件的方法，每个存储单元耦接到多个字线之中的对应字线以及多个位线之中的对应位线，该方法可以包括：一起激活多个字线之中的至少两个字线；在耦接到激活的字线和位线的存储单元之中的耦接到同一位线的存储单元之间共享电荷；以及基于与激活的字线相对应的位线的电压低于参考电压，确定在耦接到激活的字线的存储单元之中存在弱单元，而当与激活的字线相对应的位线的电压等于或高于参考电压时，确定在耦接到激活的字线的存储单元之中不存在弱单元。

在一个实施例中，存储器件可以包括：第一字线组至第n字线组(其中n是自然数)，每个字线组包括至少两个字线；以及控制块，其适用于控制第一字线组至第n字线组被顺序激活，以及基于与激活的字线组相对应的位线的电压来判断在耦接到激活的字线组的存储单元之中是否存在弱单元。

附图说明

图1是图示根据实施例的存储器件的示图。

图2是图示图1所示的单元阵列的内部配置的一部分的示例的示图。

图3a是图示多个存储单元同时电耦接到一个位线的状态的示例的示图。

图3b是图示根据图3a的存储单元的数据保持时间的位线电压随时间的变化的示图。

图4是图示传统测试操作的示图。

图5是图示图1所示的存储器件的测试操作的示图。

图6是图示图1所示的控制块的示例的示图。

图7是图示在图6所示的在地址储存单元中储存弱地址的示例的示图。

图8是图示根据实施例的变化的地址储存单元和在地址储存单元中储存弱地址的示例的示图。

图9是图示根据实施例的用于操作存储器件的方法的流程图。

图10是图示根据实施例的用于操作存储器件的方法的流程图。

图11是图示通过使用用于操作图10所示的存储器件的方法的测试时间的示图。

具体实施方式

下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指相同的部件。

图1是图示根据实施例的存储器件的示图。

参考图1，存储器件可以包括单元阵列110、模式设置块120、刷新控制块130、刷新计数器140、控制块150、行控制块160、列控制块170以及管道锁存块180。

单元阵列110可以包括多个字线wl0至wlx(其中，x是自然数)、多个位线bl0至bly(其中，y是自然数)以及多个存储单元mc。稍后将参照图2描述单元阵列110的详细配置和操作。

模式设置块120可以将存储器件设置为正常操作模式和测试操作模式的一种操作模式。当存储器件被设置为正常操作模式时，模式设置块120可以去激活测试模式信号tm，而当存储器件被设置为测试操作模式时，模式设置块120可以激活测试模式信号tm。当设置命令set被施加时，模式设置块120可以响应于设置信息set_inf来去激活或激活测试模式信号tm。设置信息set_inf可以包括命令信号和地址信号的至少一个信号。

刷新控制块130可以响应于刷新命令ref来激活刷新信号refp至少一次。刷新信号refp被激活的计数可以被设置为对应于响应于刷新命令ref来同时执行刷新操作的计数。

刷新计数器140可以响应于刷新信号refp来执行计数，以及产生计数地址cnt_add。刷新计数器140可以通过计数将计数地址cnt_add的值增加1。将计数地址cnt_add的值增加1可以意味着：计数地址cnt_add改变，使得如果这次第k个字线被选中，则下一次第(k+1)个字线被选中。

控制块150可以控制多个字线wl0至wlx之中的至少两个字线在测试操作模式中一起被激活，以及通过使用与激活的字线相对应的每个位线的电压来判断是否存在弱单元。控制块150可以通过一次测试操作来测试在耦接到至少两个字线的存储单元中是否包括弱单元。

当位线的电压等于或高于参考电压时，控制块150可以确定在耦接到激活的字线的存储单元mc之中不存在弱单元。此外，当位线的电压低于参考电压时，控制块150可以确定在耦接到激活的字线的存储单元mc之中存在弱单元。

首先，在下文中被称为测试数据test_data的相同数据(例如，逻辑0电平数据或逻辑1电平数据)可以被写入多个存储单元mc中，这些存储单元mc耦接到作为测试目标的至少两个字线。此后，当测试模式信号tm被激活时，控制块150可以产生测试地址tadd。当刷新信号refp被激活时，控制块150可以更新(例如，增加)测试地址tadd。在测试操作中，如果刷新信号refp被激活，则与测试地址tadd相对应的至少两个字线可以被一起激活预定时间。

以供参考，测试地址tadd可以是用于在多个字线wl0至wlx之中一起选择至少两个字线的地址。当用于选择一个字线的地址包括10比特位时，测试地址tadd可以是仅包括10比特位之中预定数量的上比特位的地址。例如，当用于选择一个字线的地址包括10比特位时，测试地址tadd可以是仅包括10比特位之中的上6比特位的地址。当使用测试地址tadd时，上6比特位地址的值相同而下4比特位地址的值不同的16个字线可以被一起选中。

控制块150可以在经过预定时间之后将位线的数据与测试数据test_data进行比较。当位线的数据和测试数据test_data不同时，控制块150可以确定在耦接到作为测试目标的至少两个字线的存储单元之中包括弱单元。此外，当位线的数据和测试数据test_data相同时，控制块150可以确定在耦接到作为测试目标的至少两个字线的存储单元之中不包括弱单元。

当确定在耦接到与测试地址tadd相对应的字线的存储单元中包括弱单元为测试操作的结果时，控制块150可以将测试地址tadd储存为弱地址wadd。

在读取操作中，从单元阵列110输出的数据可以通过列控制块170的控制而被传送到多个全局线gio。多个全局线gio的数据可以被锁存在管道锁存块180中，以及然后被输出到存储器件的外部。在测试操作中，位线的数据可以通过列控制块170的控制而穿过全局线gio和管道锁存块180。控制块150可以通过将多个全局线gio的数据d1、锁存在管道锁存块180中的数据d2或从管道锁存块180输出的数据d3与储存在其中的测试数据test_data进行比较来判断是否包括弱单元。从管道锁存块180输出的数据可以通过数据输出线dq来传送。

行控制块160可以控制用于由行地址radd、计数地址cnt_add或测试地址tadd选中的字线的激活操作和预充电操作。当激活命令act被施加时，行控制块160可以激活与行地址radd相对应的字线，而当预充电命令pre被施加时，对激活的字线预充电。如果在测试模式信号tm被去激活的情况下激活刷新信号refp，则行控制块160可以将与计数地址cnt_add相对应的字线激活预定时间，以及然后对字线进行预充电。如果在测试模式信号tm被激活的情况下激活刷新信号refp，则行控制块160可以将与测试地址tadd相对应的至少两个字线一起激活预定时间，然后对字线进行预充电。

当读取命令rd被施加时，列控制块170可以读取由列地址cadd选中的位线的数据。此外，当写入命令wt被施加时，列控制块170可以通过由列地址cadd选中的位线来写入数据。要输入到单元阵列110或从单元阵列110输出的数据可以通过全局线gio来传送。当测试模式信号tm被激活时，如果在至少两个字线被激活之后经过了预定时间，则列控制块170可以将位线的数据传送到全局线gio。

图2是图示图1所示的单元阵列110的内部配置的一部分的示例的示图。

参考图2，单元阵列110可以包括单元区块mt0和mt1、第一感测放大器sa1、多个字线wl、多个位线bl、多个存储单元mc、sio线sio、第二感测放大器sa2和局部线lio。每个存储单元mc可以包括单元晶体管t和单元电容器c。在图2中，仅示出了一个存储单元mc的内部配置。虽然在图2中仅示出了单元阵列110中所包括的单元区块之中的2个单元区块mt0和mt1，但是单元阵列110可以包括至少数十到数百个单元区块。可以根据设计来改变与每个单元区块相对应的字线wl和位线bl的数量以及包括在每个单元区块中的存储单元mc的数量。

第一感测放大器sa1可以响应于使能信号en而被激活，以及在激活状态下感测并放大位线bl的数据。当列选择信号yi<0:1>的对应列选择信号被激活时，第一感测放大器sa1中的每个可以在对应位线bl与sio线sio之间传送数据。

当在测试操作模式下执行操作时，使能信号en可以保留去激活状态，并且只有列选择信号yi<0:1>可以被激活。第一感测放大器sa1可以不放大对应的位线bl的数据，并且可以电耦接对应的位线bl和sio线sio。

第二感测放大器sa2可以感测并放大sio线sio的数据，以及将它们传送到lio线lio。当sio线sio的电压比预定电平高时，第二感测放大器sa2可以将第一数据(例如，逻辑1电平数据)传送到局部线lio，而当sio线sio的电压比预定电平低时，第二感测放大器sa2可以将第二数据(例如，逻辑0电平数据)传送到局部线lio。

在测试操作中，如果在将相同数据写入存储单元mc之后经过了预定时间，则至少两个字线wl(参见test_act)可以一起被激活。如果至少两个字线wl一起被激活，则与各个字线wl相对应的存储单元mc可以与位线bl电耦接。

图3a是图示多个存储单元mc同时电耦接到一个位线bl的示例的示图。在图3a中，以导通开关的形式示出每个单元晶体管t。如图3a所示，在测试操作中，至少两个单元电容器c可以同时电耦接到一个位线bl。当通过参考符号bl_c指定存在于位线bl中的电容时，由于在单元电容器c和具有电容bl_c的位线bl之间的电荷共享，因此位线bl的电压可以随时间流逝而改变。在图3a中，省略了字线的图示。

图3b是图示根据图3a的存储单元mc的数据保持时间的位线bl电压随时间的变化的示图。

如图3b所示，第一曲线g1可以表示在存储单元mc的平均数据保持时间比常规存储单元mc的平均数据保持时间长时的位线bl的电压变化，以下被称为case1。在case1中，存储单元mc的一些或全部可以具有比常规存储单元mc更长的数据保持时间。第二曲线图g2可以表示在存储单元mc的平均数据保持时间与常规存储单元mc的平均数据保持时间相似时的位线bl的电压变化，以下被称为case2。第三曲线图g3可以表示在存储单元mc的平均数据保持时间比常规存储单元mc的平均数据保持时间短时的位线bl的电压变化，以下被称为case3。在case3中，存储单元mc的一些或全部可以是弱单元。

当观察第一曲线g1至第三曲线g3时，可以看出，每段时间位线bl的电压变化和位线bl的电压的最大值根据存储单元mc的平均数据保持时间而改变。其原因如下。虽然储存在理想存储单元mc中的电荷量被保留而不管时间如何，但是储存在单元电容器c中的电荷量实际上随着时间流逝而逐渐减小。在这方面，储存在单元电容器c中的电荷量在数据保持时间长时缓慢减小，而在弱单元的情况下快速减小。因此，当存储单元mc与位线bl耦接时，储存在存储单元mc的单元电容器c中的电荷量的总和在case1中最大，而在case3中最小。

由于在存储单元mc和位线bl之间的电荷量差异较大时电荷的移动较快，所以在第一曲线g1中每段时间位线bl的电压变化最大。此外，由于储存在存储单元mc中的电荷量较大，因此当电荷被完全分配时由位线bl共享的电荷量较大，所以在第一曲线g1中位线bl的电压的最大值最高。由于当列选择信号yi<0:1>被激活的同时，case1和case2具有比参考电压vref高的电压电平，而case3具有比参考电压vref低的电压电平的事实，因此可以在case1和case2下从第二感测放大器sa2输出逻辑1电平数据，而可以在case3下从第二感测放大器sa2输出逻辑0电平数据。由于最初写入存储单元mc的数据是逻辑1电平数据，所以通过将从单元阵列110输出的数据与作为测试数据test_data的逻辑1电平数据进行比较，可以判断在与作为测试目标的至少两个字线wl耦接的存储单元mc之中是否包括弱单元。

图4是图示传统测试操作的示图。

参考图4，可以对一个字线单独执行传统测试操作。可以按照下面的顺序执行测试操作。首先，可以将测试数据test_data写入作为测试目标的字线。其后，在从作为测试目标的字线在预定时间内未被刷新时起经过预定时间之后，可以读取与作为测试目标的字线耦接的存储单元(图4中未示出)，并且可以将读取数据与测试数据test_data进行比较。预定时间可以是用于确定弱单元的参考时间。例如，当在说明书中定义的刷新周期为trfc时，可以将参考时间设置为trfc、n倍的trfc或1/n倍的trfc(其中，n是自然数)。

因此，当传统技术中测试一个字线所需的时间是ttest1时，测试全部k个字线可能需要等于或长于k×ttest1的时间。

图5是图示图1所示的存储器件的测试操作的示图。

参考图5，可以通过同时将n个字线分组来执行图1所示的存储器件的测试操作。可以按照下面的顺序执行测试操作。首先，可以将测试数据test_data写入作为测试目标的字线。其后，在从作为测试目标的字线在预定时间内不被刷新时起经过预定时间之后，可以将与通过一起激活n个字线而确定的位线bl的电压相对应的数据与测试数据test_data进行比较。

因此，当测试图1所示的存储器件的n个字线所需的时间是ttest2时，可以提供可以在时间k/n×ttest2内测试全部k个字线的优点。由于n可以被不同地设置，所以通过增加n可以显著缩短测试时间。另外，可以通过减小n来详细指定弱单元的位置。

图6是图示图1所示的控制块150的示例的示图。

参考图6，控制块150可以包括测试地址发生单元610、测试数据锁存单元620、数据比较单元630以及地址储存单元640。

测试地址发生单元610可以在测试模式信号tm被激活时产生测试地址tadd，而在刷新信号refp被激活时增加测试地址tadd。

当测试模式信号tm被激活时，测试数据锁存单元620可以锁存被写入到作为测试目标的存储单元中的测试数据test_data，以及输出测试数据test_data。

数据比较单元630可以将测试数据test_data与从单元阵列110输出的读取数据read_data进行比较，以及判断耦接到作为测试目标的至少两个字线的存储单元之中是否包括弱单元。数据比较单元630可以响应于通过延迟刷新信号refp而产生的延迟刷新信号drefp来执行比较操作。读取数据read_data可以是图2的数据d1、d2和d3之中的一个数据。数据比较单元630可以根据比较结果来激活或去激活弱单元检测信号det_weak。

当弱单元检测信号det_weak被激活时，地址储存单元640可以将测试地址tadd储存为弱地址wadd。当弱单元检测信号det_weak被激活时，根据本实施例的地址储存单元640可以直接将测试地址tadd储存为弱地址wadd。地址储存单元640可以输出用于弱单元的刷新操作的弱地址wadd。

图7是图示根据实施例的在地址储存单元640中储存弱地址的示例的示图。

参考图7，每当弱单元检测信号det_weak被激活时，地址储存单元640可以将测试地址tadd顺序储存为弱地址wadd0、wadd1、……。地址储存单元640可以包括多个地址储存部641_0至641_p(其中，p是自然数)，并且每当弱单元检测信号det_weak被激活时，将弱地址顺序储存在多个地址储存部641_0至641_p中。

图8是图示根据实施例的变化的地址储存单元640'和在地址储存单元640'中储存弱地址的示例的示图。

参考图8，地址储存单元640'可以包括多个寄存器641'_0至641'_p，并且响应于刷新信号refp而改变选中的寄存器。当弱单元检测信号det_weak被激活时，地址储存单元640'可以将弱单元检测信号det_weak的激活储存在当前选中的寄存器中。例如，当储存在第零寄存器中的值为“0”时，可以表示在耦接到与测试地址tadd“0”相对应的字线的存储单元之中不包括弱单元。当储存在第五寄存器中的值为“1”时，可以表示在耦接到与测试地址tadd“5”相对应的字线的存储单元之中包含弱单元。即，可以表示测试地址tadd“5”为弱地址。

图9是图示根据实施例的用于操作存储器件的方法的流程图。

参考图9，用于操作存储器件的方法可以包括字线激活步骤s910、电荷共享步骤s920、判断步骤s930以及储存步骤s940。

在字线激活步骤s910中，与当前测试地址tadd相对应的至少两个字线可以一起被激活。如果至少两个字线被激活，则耦接到激活的字线的存储单元mc可以与对应的位线bl电耦接。

如果存储单元mc与对应的位线bl电耦接，则在电荷共享步骤s920中，可以在存储单元mc和位线bl之间共享电荷。根据储存在存储单元mc中的电荷量，每段时间位线bl的电压变化和位线bl的电压的最大值可以改变。

在判断步骤s930中，图1的控制块150可以将测试数据test_data与从单元阵列110输出的读取数据read_data进行比较，以及判断耦接到作为测试目标的字线的存储单元mc之中是否存在弱单元。当存在弱单元时(即，测试数据test_data与读取数据read_data不同)，该过程可以通过路径p1进入储存步骤s940。在储存步骤s940处，可以将测试地址tadd储存为弱地址wadd。当不存在弱单元时(即，测试数据test_data与读取数据read_data相同)，该过程可以通过路径p2进入步骤s950。在步骤s950处，判断测试地址tadd的值是否为结束值。当测试地址tadd的值是结束值时，该过程可以从步骤s950通过路径p3进行，并且完成测试。当测试地址tadd的值不是结束值时，该过程可以通过路径p4进入步骤s960。在步骤s960处，可以增加测试地址tadd，使得可以从开始再次执行测试。

尽管用于操作存储器件的方法(如图9所示)可以判断在作为测试单元包括n个字线的组(以下，被称为字线组)中是否存在弱单元，但是不可能知道哪个字线耦接到字线组中的弱单元。为了检测耦接到弱单元的单个字线，应该执行以上参考图4所述的测试。然而，在利用图9的用于操作存储器件的方法的情况下，可以缩短用于检测耦接到弱单元的单个字线的测试时间。

图10是图示根据实施例的用于操作存储器件的方法的流程图。

参考图10，用于操作存储器件的方法可以包括第一测试步骤s1010和第二测试步骤s1020。第一测试步骤s1010可以与图9的用于操作存储器件的方法相同。

如果第一测试步骤s1010完成，则可以检测包括弱单元的字线组。在第二测试步骤s1020中，可以仅对包括弱单元的字线组中所包括的字线执行单独测试，以及可以检测耦接到弱单元的单个字线。

第二测试步骤s1020可以包括字线组选择步骤s1021、字线选择步骤s1022、测试步骤s1023以及储存步骤s1024。

在字线组选择步骤s1021中，可以将测试地址tadd与在第一测试步骤s1010中检测到的弱地址wadd进行比较，以判断它们是否相同。如果测试地址tadd和弱地址wadd相同，则该过程可以通过路径p5进行，以通过选择与对应测试地址tadd相对应的字线组来执行测试。当测试地址tadd和弱地址wadd不相同时，该过程可以通过路径p6进入步骤s1025。在步骤s1025处，判断测试地址tadd的值是否为结束值。当测试地址tadd的值不是结束值时，该过程可以通过路径p7进入步骤s1026。在步骤s1026处，可以增加测试地址tadd，以及然后该过程可以进入字线组选择步骤s1021。当测试地址tadd的值为结束值时，该过程可以通过路径p8进行，并且第二测试步骤s1020可以结束。

如果字线组被选中，则在字线选择步骤s1022处，可以顺序选择包括在选中的字线组中的单个字线。如果单个字线被选中，则在单个字线测试步骤s1023处，将测试数据test_data写入在耦接到选中的字线的存储单元中，以及在预定时间过去之后，可以读取耦接到选中的字线的存储单元的数据，以及可以将测试数据test_data与读取数据read_data进行比较。

当测试数据test_data和读取数据read_data不同时，该过程可以通过路径p9进入储存步骤s1024，并且可以储存选中的字线的地址。当测试数据test_data和读取数据read_data相同时，该过程可以通过路径p10进入步骤s1027。在步骤s1027处，判断选中的字线是否为选中的字线组的最后字线。当选中的字线不是选中的字线组的最后字线时，该过程可以通过路径p11进入步骤s1022，并且可以改变选中的字线。当选中的字线是选中的字线组的最后字线时，该过程可以从步骤s1027通过路径p12进入步骤s1025。

图11是图示使用图10所示的用于操作存储器件的方法的测试时间的示图。

参考图11，用于操作存储器件的方法首先执行第一测试步骤s1010，并且完成第一测试步骤s1010需要时间(k/n×ttest2)。此后，可以通过第二测试步骤s1020仅对包括弱单元的字线组中所包括的字线执行单个字线测试。例如，当每个包括弱单元的字线组的数量为3时，仅对3个字线组执行单个字线测试。当测试单个字线所需的时间为ttest1时(如图4所示)，测试全部单个字线所需的时间为(3×n×ttest1)。

因此，在图10的用于操作存储器件的方法中，检测每个包括弱单元的全部单个字线所需的时间是(k/n×ttest2)+(3×n×ttest1)，并且当与执行图4的测试操作所需的时间(k×ttest1)相比时，可以缩短时间。例如，当k＝8192、n＝16以及ttest1≒ttest2＝ttest时，虽然完成图4的测试方法的测试需要时间8192×ttest，但是对于图10的用于操作存储器件的方法，可以通过使用560×ttest的时间来完成测试。

从上述描述可以看出，在本技术中，通过对多个字线进行分组来执行测试，可以缩短执行用于检测弱单元的测试操作的时间。

尽管已经为了说明的目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。