半导体存储器件的制作方法

本申请是申请日为2013年1月24日、申请号为cn201310027791.2、发明名称为“半导体存储器件”的中国发明专利申请的分案申请。

本发明的实施例涉及一种半导体存储器件。

背景技术：

计算机系统或电子通信系统随着存储容量的增加和这些系统中所使用的半导体存储器件的更低的制造成本而继续进步。具体地，半导体存储器件的高集成密度可以带来半导体存储器件的大容量数据存储。半导体存储器件(例如动态随机存取存储(dram)器件)可以被配置成包括沿着行和列排列成彼此相交叉的多个字线和多个位线，并且多个存储器单元可以设置在字线和位线的相应的交叉点处。dram器件的每个存储器单元可以被配置成包括单个单元晶体管和单个电容器，并且dram器件的存储器单元可以构成一个或更多个存储器单元块。在下文中简要地描述dram器件的操作。

如果互补的(例如，反相的)行地址选通(/ras)信号在激活操作期间被使能，则可以将经由行地址缓冲器供应的行地址信号译码，以执行在单元块中选择一个字线的行译码操作。在这种情况下，如果与选中的字线电连接的存储器单元中的数据被加载到包括位线和互补位线的位线对上，则可以将通知感测放大器操作的时间点的信号使能，以驱动被行地址信号选中的单元块的感测放大器驱动电路。另外，感测放大器的偏置电位可以被感测放大器驱动电路改变成核心电位(vcore)或接地电位(vss)，并且感测放大器可以操作。如果感测放大器操作，则可以将位线电位和互补位线电位之间的小电位差放大成具有大电位差。

随后，如果执行读取操作，则可以将由感测放大器放大的至少一个位线数据经由被列地址信号选中并导通的列传送晶体管传送到输入/输出(i/o)线。此外，如果执行写入操作，则可以将经由i/o线供应的数据经由被列地址信号选中并导通的列传送晶体管加载到位线上，并且可以将位线上的数据经由被选中的字线导通的至少一个单元晶体管储存在存储器单元中。

如上所述，半导体存储器件可以在写入模式中操作以将数据储存在存储器单元中，或者在读取操作中操作以读取储存在存储器单元中的数据。当执行写入操作和读取操作时，可以在半导体存储器件中产生多个内部信号。

技术实现要素：

示例性实施例针对一种半导体存储器件。

根据一些实施例，一种半导体存储器件包括：第一数据i/o块和第二数据i/o块。第一数据i/o块执行写入操作以将经由第一焊盘供应的第一输入数据传送到第一全局i/o线，并且还产生写入内部信号。第二数据i/o块响应于监控使能信号而将写入内部信号传送到第二焊盘。

根据另一些实施例，一种半导体存储器件包括：第一数据i/o块和第二数据i/o块。第一数据i/o块执行读取操作，由此将第一全局i/o线上的数据供应到第一焊盘。第一数据i/o块在读取操作期间产生读取内部信号。第二数据i/o块响应于监控使能信号而将读取内部信号传送到第二焊盘。

根据另一些实施例，一种半导体存储器件包括：第一数据输入块、第二数据输入块以及数据i/o块。第一数据输入块缓冲经由第一焊盘供应的第一输入数据，以产生第一内部输入数据。另外，第一数据输入块执行第一写入操作，以将第一内部输入数据加载到第一全局i/o线。此外，第一数据输入块在第一写入操作期间产生写入内部信号。第二数据输入块缓冲经由第二焊盘供应的第二输入数据，以产生第二内部输入数据。第二数据输入块执行第二写入操作，以将第二内部输入数据加载到第二全局i/o线上。数据i/o块响应于监控使能信号而将写入内部信号传送到第三焊盘。数据i/o块执行第三写入操作，以将第二内部输入数据加载到第三全局i/o线上。

根据本发明的一个实施例的操作半导体存储器件的方法包括(部分地)以下步骤：执行写入操作以将第一输入数据从第一焊盘传送到第一全局i/o线；在写入操作期间产生写入内部信号；以及响应于监控使能信号而将写入内部信号传送到第二焊盘。

根据本发明的另一个实施例的操作半导体存储器件的方法包括(部分地)以下步骤：执行读取操作以将数据从第一全局i/o线供应到第一焊盘；产生读取内部信号；以及响应于监控使能信号而将读取内部信号传送到第二焊盘。

根据本发明的另一个实施例的操作半导体存储器件的方法包括(部分地)以下步骤：缓冲经由第一焊盘供应的第一输入数据，以产生第一内部输入数据；在第一写入操作期间将第一内部输入数据加载到第一全局i/o线上；在第一写入操作期间产生写入内部信号；缓冲经由第二焊盘供应的第二输入数据，以产生第二内部输入数据；执行第二写入操作以将第二内部输入数据加载到第二全局i/o线上；响应于监控使能信号而将写入内部信号传送到第三焊盘；以及执行第三写入操作以将第二内部输入数据加载到第三全局i/o线上。

附图说明

结合附图和所附详细描述，本发明构思的实施例将变得更加清楚，其中：

图1是根据一个实施例的半导体存储器件的框图；

图2是图1的半导体存储器件的第一监控信号发生器的一个实例的电路图；

图3是图1的半导体存储器件的第一输出单元的一个实例的电路图；

图4是根据另一个实施例的半导体存储器件的框图；

图5是根据本发明的另一个实施例的半导体存储器件的框图；以及

图6是图5的半导体存储器件的选择输入单元的一个实例的电路图。

具体实施方式

在下文中将参照附图来描述本发明构思的实施例。然而，本文描述的实施例仅是出于说明的目的，并非意图限制本发明构思的范围。

图1是根据一个实施例的半导体存储器件的框图。

如图1所示，半导体存储器件可以被配置成包括第一数据i/o块1和第二数据i/o块2。第一数据i/o块1可以被配置成包括：第一焊盘11、第一输入缓冲器12、第一写入路径单元13、第一读取路径单元14、第一监控信号发生器15以及第一输出单元16。第二数据i/o块2可以被配置成包括：第二焊盘21、第二输入缓冲器22、第二写入路径单元23、第二读取路径单元24、第二监控信号发生器25以及第二输出单元26。

第一输入缓冲器12可以在第一数据i/o块1在写入模式中操作时缓冲经由第一焊盘11供应的第一输入数据din1以产生第一内部输入数据int_din1。第一写入路径单元13可以在第一数据i/o块1在写入模式中操作时驱动第一全局i/o线gio1以将第一内部输入数据int_din1传送到第一全局i/o线gio1。第一写入路径单元13还可以在第一内部输入数据int_din1被传送到第一全局i/o线gio1时产生并输出写入内部信号wt_int。第一读取路径单元14可以在第一数据i/o块1在读取模式中操作时从加载到第一全局i/o线gio1上的数据接收第一内部输出数据rdata1和fdata1。第一监控信号发生器15可以在监控使能信号m_en被使能时缓冲读取内部信号rd_int以产生第一监控信号ms1。第一输出单元16可以响应于监控使能信号m_en而选择性地输出第一内部输出数据rdata1和fdata1或第一监控信号ms1作为第一输出数据dout1。第一输出数据dout1可以经由第一焊盘11供应。第一输出单元16可以在监控使能信号m_en被使能时输出第一监控信号ms1作为第一输出数据dout1。第一输出单元16可以在监控使能信号m_en被禁止时与内部时钟信号rclk和fclk同步地输出第一内部输出数据rdata1和fdata1作为第一输出数据dout1。监控使能信号m_en可以被使能以监控写入内部信号wt_int和读取内部信号rd_int。

第二输入缓冲器22可以在第二数据i/o块2在写入模式中操作时缓冲经由第二焊盘21供应的第二输入数据din2以产生第二内部输入数据int_din2。第二写入路径单元23可以在第二数据i/o块2在写入模式中操作时将第二内部输入数据int_din2传送到第二全局i/o线gio2。第二读取路径单元24可以在第二数据i/o块2在读取模式中操作时从加载到第二全局i/o线gio2上的数据接收第二内部输出数据rdata2和fdata2。第二读取路径单元24还可以在从加载到第二全局i/o线gio2上的数据提取出第二内部输出数据rdata2和fdata2时产生并输出读取内部信号rd_int。第二监控信号发生器25可以在监控使能信号m_en被使能时缓冲写入内部信号wt_int以产生第二监控信号ms2。第二输出单元26可以响应于监控使能信号m_en而选择性地输出第二内部输出数据rdata2和fdata2或第二监控信号ms2作为第二输出数据dout2。第二输出数据dout2可以经由第二焊盘21供应。第二输出单元26可以在监控使能信号m_en被使能时输出第二监控信号ms2作为第二输出数据dout2。第二输出单元26可以在监控使能信号m_en被禁止时与内部时钟信号rclk和fclk同步地输出第二内部输出数据rdata2和fdata2作为第二输出数据dout2。

图2是图1的半导体存储器件的第一监控信号发生器15的一个实例的电路图。图3是图1的半导体存储器件的第一输出单元16的一个实例的电路图。

如图2所示，第一监控信号发生器15可以被配置成具有与非门nd11。与非门nd11可以接收监控使能信号m_en和读取内部信号rd_int作为与它的两个输入信号，并且可以产生第一监控信号ms1作为它的输出信号。当监控使能信号m_en被使能成具有逻辑“高”电平时，第一监控信号发生器15可以反相地缓冲读取内部信号rd_int并且可以输出被反相地缓冲的读取内部信号rd_int作为第一监控信号ms1。第二监控信号发生器25可以具有与第一监控信号发生器15相同或相似的配置。即，第二监控信号发生器25也可以被配置成具有与非门，所述与非门可以接收监控使能信号m_en和写入内部信号wt_int作为它的两个输入信号，并且可以产生第二监控信号ms2作为它的输出信号。

如图3中所示，第一输出单元16可以被配置成包括内部数据发送器161、监控信号发送器162、锁存器单元163以及输出驱动器164。内部数据发送器161可以反相地缓冲第一内部输出数据rdata1和fdata1，并且可以在监控使能信号m_en被禁止成具有逻辑“低”电平时与内部时钟信号rclk和fclk同步地将被反相地缓冲的第一内部输出数据rdata1和fdata1传送到内部节点nd11。监控信号发送器162可以反相地缓冲第一监控信号ms1，并且可以在监控使能信号m_en被使能成具有逻辑“高”电平时将被反相地缓冲的第一监控信号ms1传送到内部节点nd11。锁存器单元163可以锁存内部节点nd11上的信号，并且可以缓冲和输出锁存的信号。输出驱动器164可以响应于锁存器单元163的输出信号而产生第一输出数据dout1。第二输出单元26可以具有与第一输出单元16大体相同的配置。换言之，第二输出单元26可以具有与第一输出单元16相同的电路。第一输出单元16与第二输出单元26之间仅有的差别在于第一输出单元16的i/o信号与第二输出单元26的i/o信号不同。

在下文中，将对上述半导体存储器件的监控操作进行描述。监控操作可以包括第一数据i/o块1在写入模式中操作时所执行的第一监控操作，以及第二数据i/o块2在读取模式中操作时所执行的第二监控操作。

首先，当第一数据i/o块1在写入模式中操作时，第二监控信号发生器25可以缓冲由第一写入路径单元13产生的写入内部信号wt_int以产生第二监控信号ms2(如果监控使能信号m_en被使能)。第二输出单元26可以缓冲第二监控信号ms2并且将被缓冲的第二监控信号ms2传送到第二焊盘21。

接着，当第二数据i/o块2在读取模式中操作时，第一监控信号发生器15可以缓冲由第二读取路径单元24产生的读取内部信号rd_int以产生第一监控信号ms1(如果监控使能信号m_en被使能)。第一输出单元16可以缓冲第一监控信号ms1，并且可以将被缓冲的第一监控信号ms1传送到第一焊盘11。

如上所述，第一数据i/o块1在写入模式中操作时所产生的写入内部信号wt_int可以经由第二焊盘21来验证。因此，第一数据i/o块1的写入操作可以通过经由与第一数据i/o块1分开的第二数据i/o块2读出写入内部信号wt_int来监控。因而，与写入内部信号wt_int相关的设计余量可以通过监控操作来验证，并且半导体存储器件的故障分析可以更加容易地执行。另外，第二数据i/o块2在读取模式中操作时所产生的读取内部信号rd_int可以经由第一焊盘11来验证。因此，第二数据i/o块2的读取操作可以通过经由与第二数据i/o块2分开的第一数据i/o块1读出所述读取内部信号rd_int来监控。因而，与读取内部信号rd_int相关的设计余量可以通过监控操作来验证，并且半导体存储器件的故障分析可以更加容易地执行。

图4是根据另一个实施例的半导体存储器件200的框图。

如图4中所示，根据本实施例的半导体存储器件200可以被配置成包括数据输入块3和数据i/o块4。数据输入块3可以被配置成包括第一焊盘31、第一输入缓冲器32以及第一写入路径单元33。数据i/o块4可以被配置成包括第二焊盘41、第二输入缓冲器42、第二写入路径单元43、读取路径单元44、监控信号发生器45以及输出单元46。

第一输入缓冲器32可以在数据输入块3在写入模式中操作时缓冲经由第一焊盘31供应的第一输入数据din1以产生第一内部输入数据int_din1。第一写入路径单元33可以在数据输入块3在写入模式中操作时驱动第一全局i/o线以将第一内部输入数据int_din1传送到第一全局i/o线gio1。第一写入路径单元33还可以在第一内部输入数据int_din1被传送到第一全局i/o线gio1时产生并输出写入内部信号wt_int。

第二输入缓冲器42可以在数据i/o块4在写入模式中操作时缓冲经由第二焊盘41供应的第二输入数据din2以产生第二内部输入数据int_din2。第二输入缓冲器42可以在监控使能信号m_en被使能时响应于缓冲关断信号boff而中断缓冲第二输入数据din2。第二写入路径单元43可以在数据i/o块4在写入模式中操作时将第二内部输入数据int_din2传送到第二全局i/o线gio2。读取路径单元44可以在数据i/o块4在读取模式中操作时从加载到第二全局i/o线gio2上的数据接收内部输出数据int_dout。监控信号发生器45可以在监控使能信号m_en被使能时缓冲写入内部信号wt_int以产生监控信号ms。监控信号发生器45还可以在监控使能信号m_en被使能时产生用于中断第二输入缓冲器42的操作的缓冲关断信号boff。输出单元46可以响应于监控使能信号m_en而选择性地输出内部输出数据int_dout或监控信号ms作为输出数据dout。输出数据dout可以经由第二焊盘41供应。输出单元26可以在监控使能信号m_en被使能时输出监控信号ms作为输出数据dout。可替选地，输出单元26可以在监控使能信号m_en被禁止时输出内部输出数据int_dout作为输出数据dout。如上所述，数据输入块3在写入模式中操作时所产生的写入内部信号wt_int可以经由第二焊盘41来验证。因此，第一数据输入块3的写入操作可以通过经由与数据输入块3分开的数据i/o块4读出写入内部信号wt_int来监控。因而，与写入内部信号wt_int有关的设计余量可以通过监控操作来验证，并且半导体存储器件的故障分析可以更加容易地执行。另外，在监控写入内部信号wt_int时第二输入缓冲器42的操作可以中断。这是为了防止在经由第二焊盘41来监控写入内部信号wt_int时写入内部信号wt_int被第二输入缓冲器42的操作干扰。

图5是说明根据另一个实施例的半导体存储器件300的配置的框图。

如图5中所示，半导体存储器件300可以被配置成包括第一数据输入块5、第二数据输入块6以及数据i/o块7。第一数据输入块5可以被配置成包括第一焊盘51、第一输入缓冲器52以及第一写入路径单元53。第二数据输入块6可以被配置成包括第二焊盘61、第二输入缓冲器62以及第二写入路径单元63。数据i/o块7可以被配置成包括第三焊盘71、第三输入缓冲器72、选择输入单元73、第三写入路径单元74、读取路径单元75、监控信号发生器76以及输出单元77。

第一输入缓冲器52可以在第一数据输入块5在写入模式中操作时缓冲经由第一焊盘51供应的第一输入数据din1以产生第一内部输入数据int_din1。第一写入路径单元53可以在第一数据输入块5在写入模式中操作时驱动第一全局i/o线gio1以将第一内部输入数据int_din1传送到第一全局i/o线gio1。第一写入路径单元53还可以在第一内部输入数据int_din1被传送到第一全局i/o线gio1时产生并输出写入内部信号wt_int。

第二输入缓冲器62可以在第二数据输入块6在写入模式中操作时缓冲经由第二焊盘61供应的第二输入数据din2以产生第二内部输入数据int_din2。第二写入路径单元63可以在第二数据输入块6在写入模式中操作时将第二内部数据int_din2传送到第二全局i/o线gio2。

第三输入缓冲器72可以在数据i/o块7在写入模式中操作时缓冲经由第三焊盘71供应的第三输入数据din3以产生第三内部输入数据int_din3。第三输入缓冲器72可以在监控使能信号m_en被使能时响应于缓冲关断信号boff而中断缓冲第三输入数据din3。选择输入单元73可以响应于监控使能信号m_en而选择性地输出第二内部输入数据int_din2或第三内部输入数据int_din3作为选择输入数据din_sel。第三写入路径单元74可以在数据i/o块7在写入模式中操作时将选择输入数据din_sel传送到第三全局i/o线gio3。读取路径单元75可以在数据i/o块7在读取模式中操作时从加载到第三全局i/o线gio3上的数据接收内部输出数据int_dout。监控信号发生器76可以在监控使能信号m_en被使能时缓冲写入内部信号wt_int以产生监控信号ms。监控信号发生器76还可以在监控使能信号m_en被使能时产生用于中断第三输入缓冲器72的操作的缓冲关断信号boff。输出单元77可以响应于监控使能信号m_en而选择性地输出内部输出数据int_dout或监控信号ms作为输出数据dout。输出数据dout可以经由第三焊盘71供应。输出单元77可以在监控使能信号m_en被使能时输出监控信号ms作为输出数据dout。可替选地，输出单元77可以在监控使能信号m_en被禁止时输出内部输出数据int_dout作为输出数据dout。

图6是说明图5中的半导体存储器件300中包括的选择输入单元的一个实例的电路图。

如图6所示，选择输入单元73可以被配置成包括：传输门t71，所述传输门t71在监控使能信号m_en被使能成具有逻辑“高”电平时供应第二内部输入数据int_din2作为选择输入数据din_sel；以及传输门t72，所述传输门t72在监控使能信号m_en被禁止成具有逻辑“低”电平时供应第三内部输入数据int_din3作为选择输入数据din_sel。

如上所述，第一数据输入块5在写入模式中操作时所产生的写入内部信号wt_int可以经由第三焊盘71来验证。即，第一数据输入块5的写入操作可以通过经由与第一数据输入块5分开的数据i/o块7读出写入内部信号wt_int来监控。因而，与写入内部信号wt_int相关的设计余量可以通过监控操作来验证，并且半导体存储器件300的故障分析可以更加容易地执行。另外，在监控写入内部信号wt_int时可以中断第三输入缓冲器72的操作。这是为了防止在经由第三焊盘71来监控写入内部信号wt_int时写入内部信号wt_int被第三输入缓冲器72的操作干扰。此外，根据本实施例，即使在经由第三焊盘71来监控写入内部信号wt_int时，也可以通过传送到选择输入单元73的第二内部输入数据int_din2来执行写入操作。因此，即使在数据i/o块7从第二数据输入块6接收数据以执行用于将数据传送到第三全局i/o线gio3的写入操作时，也可以监控第一数据输入单元5的写入操作。因而，可以不需要额外和特定的时间来监控第一数据输入单元5的写入操作。

以上已经出于示例性目的公开了本发明构思的示例性实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明构思的范围与精神的情况下，可以进行各种修改、增加以及替换。