存储器的测试电路及测试方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种存储器的测试方法及其测试电路。
【背景技术】
[0002]半导体存储器件(例如，闪存或嵌入式存储器等)不断地朝着高集成度和高容量存储单元的方向发展。在闪存设计中，通常采用各种错误检查及纠正修复方法来提高闪存存储器的成品率。
[0003]存储器(例如嵌入式存储器)的可测试设计技术可包括直接测试、用嵌入式CPU进行测试和内建自测试技术(Built-1n SelfTest, BIST) ο
[0004]内建自测BIST技术是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备的依赖程度。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。内建自测BIST技术可以通过实现自我测试从而减少对自动测试设备的需求。并且，存储器的内建自测(Memory Built-1nSelfTest,MBIST)技术通常采用一种或多种算法为测试存储器一种或多种缺陷类型而特别设计。
[0005]对于存储器而言，CP测试时间和成本均十分敏感，如何降低测试时间始终是测试追求的目标。然而，测试中的擦除、编程以及读取时间无法被减少，因此，想要降低测试时间就必须采用多个平行测试的方法，即同时对多个存储器进行测试，以降低测试时间。现有技术中，对一个存储器进行测试时通常会采用测试通道(Signal pin)的个数为6/4/2，假设测试机台总的测试通道数是768个，能够同时测试的存储器的个数分别为128/256/384。由于现有的晶圆上的集成度越来越高，同一片晶圆上的芯片个数大幅增加，采用现有技术中的测试方法对一片晶圆测试，测试时间会不断增加，这也就造成测试的成本不断的提高。
【发明内容】
[0006]本发明的目的在于提供一种存储器的测试电路及测试方法，能够使用单根测试通道对存储器进行测试，在测试机测试通道数量一定的情况下，也就是测试成本固定的情况下，大大增加平行测试时可测试存储器的个数，从而降低测试时间。
[0007]为了实现上述目的，本发明提出了一种存储器的测试电路及测试方法，用于对待测存储器进行测试，包括:存储器内建自测电路、VPP1输入输出模块和芯片内部固有时钟电路；
[0008]其中，所述时钟电路与所述存储器内建自测电路的时钟接口相连，所述待测存储器与所述存储器内建自测电路的数据接口、地址接口及控制接口相连，所述待测存储器的模拟电压输入输出接口与所述VPP1输入输出模块的VPP1模拟接口相连，所述存储器内建自测电路的输入接口和输出接口分别与所述VPP1输入输出模块的数字输入接口和数字输出接口相连；
[0009]所述VPP1输入输出模块包括编码电路，用于对来自测试通道中的输入激励进行编码；
[0010]所述内建自测电路设有译码电路，对来自测试通道或VPP1输入输出模块中的输入激励进行译码。
[0011]进一步的，在所述的存储器的测试电路中，所述VPP1输入输出模块兼容数字信号和模拟信号传输功能，用于传输测试通道的输入激励和内建自测试电路以及来自待测存储器内的反馈信号。
[0012]进一步的，在所述的存储器的测试电路中，所述芯片内部固有时钟振荡电路为振荡器模块或者分频器。
[0013]进一步的，在所述的存储器的测试电路中，所述时钟振荡器模块提供时钟给存储器内建自测电路。
[0014]本发明还提出了一种存储器的测试方法，使用如上文中任一项存储器的测试电路进行测试，包括步骤:
[0015]采用单个测试通道将输入激励通过VPP1输入输出模块传输到内建自测电路模块，或者通过VPP1输入输出模块直接将电压和电流等模拟信号从测试通道传输到待测存储器；
[0016]所述内建自测电路模块译码并将所述输入激励转换为并行信号，再将所述并行信号输入至所述待测存储器；
[0017]通过所述内建自测电路模块和VPP1输入输出模块接收来自待测存储器的反馈信号，判断所述反馈信号和预期的信号是否一致，从而实现对待测存储器的测试。
[0018]进一步的，在所述的存储器的测试电路中，所述VPP1输入输出模块兼容数字信号和模拟信号传输功能，用于传输测试通道的输入激励和内建自测试电路以及来自待测存储器内的反馈信号。
[0019]进一步的，在所述的存储器的测试电路中，所述内建自测电路控制所述VPP1输入输出模块传输数字信号或是模拟信号。
[0020]进一步的，在所述的存储器的测试电路中，所述内建自测电路控制所述VPP1输入输出模块处于输入状态或是输出状态。
[0021]进一步的，在所述的存储器的测试电路中，所述芯片内部固有时钟振荡电路为振荡器模块或者分频器。
[0022]进一步的，在所述的存储器的测试电路中，所述反馈信号包括数字信号和模拟信号。
[0023]进一步的，在所述的存储器的测试电路中，所述内建自测电路设有译码电路，对来自测试通道的输入激励进行译码，所述输入信号遵循编码规则，使所述译码电路读取所述输入激励。
[0024]与现有技术相比，本发明的有益效果主要体现在:在待测存储器内重新设计包括存储器内建自测电路和包含数字输入输出、高压模拟电压输入输出及电流输入输出多功能VPP1输入输出接口的测试电路，复用芯片内部固有的振荡器模块提供测试时钟信号，VPP1输入输出接口模块用于将来自单个测试通道的串行输入激励通过存储器内建自测电路转化为内部存储器可以识别的并行信号和模拟电压电流信号，从而对待测存储器进行相应的测试，实现了一个测试通道测试一个待测存储器完整功能的目的，提高了测试机台平行测试晶圆上待测存储器的个数，减少单片晶圆的测试时间，降低测试成本。
【附图说明】
[0025]图1为本发明一实施例中存储器的测试电路的结构示意图。
【具体实施方式】
[0026]下面将结合示意图对本发明的存储器的测试电路及测试方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0027]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0028]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0029]请参考图1，在本实施例中，提出了一种存储器的测试电路，用于对待测存储器(Flash IP)进行测试，包括:存储器内建自测电路(MBIST)、VPP1输入输出模块(VPP1)和芯片内部固有时钟电路；
[0030]其中，所述时钟电路与所述存储器内建自测电路的时钟接口(TCK)相连，所述待测存储器与所述存储器内建自测电路的数据接口(Data)、地址接口(Address)及控制接口(Control)相连，所述待测存储器的模拟电压输入输出接口(VPP)与所述VPP1输入输出模块的模拟接口(A)相连，该接口可以输出模拟信号，所述存储器内建自测电路的数字输入接口(DI)和数字输出接口(DO)分别与所述VPP1输入输出模块的数字输入接口⑴和数字输出接口(O)相连；
[0031]所述VPP1输入输出模块包括编码电路，用于对来自测试通道中的输入激励进行编码；
[0032]所述内建自测电路设有译码电路，对来自测