在具有交叉耦合的位线保持器的存储器阵列中在读取写入冲突期间进行假读以防止瞬态 ...的制作方法
【专利说明】在具有交叉耦合的位线保持器的存储器阵列中在读取写入冲突期间进行假读以防止瞬态开路电流
[0001]枏据35U.S.C.§ 119主张优先权
[0002]本专利申请案主张2012年10月31日申请的题为“在具有交叉耦合的保持器的存储器阵列中在读取写入冲突期间进行假读以防止瞬态开路电流(DUMMY READ TOPREVENT CROWBAR CURRENT DURING READ-ffRITE COLLIS1NS IN MEMORY ARRAYS WITHCROSS-COUPLED KEEPERS) ”的第61/720，420号临时申请案的优先权，且所述临时申请案已转让给本受让人且借此以引用的方式明确地并入本文中。
技术领域
[0003]所揭示实施例涉及管理及防止存储器阵列中的瞬态开路电流。更确切地说，示范性实施例涉及通过执行假读操作防止包含交叉耦合的位线保持器的存储器阵列(例如，静态随机存取存储器(SRAM))中由于读取写入冲突引起的瞬态开路电流。
【背景技术】
[0004]一些处理器可能允许对例如高速缓冲存储器等存储器结构执行同时读取及写入操作，以便增加每一循环处理的指令的数目。然而，当在相同的存储器条目(例如，相同的高速缓冲存储行)上调度同时读取及写入操作时，可能引起危险。这些危险不仅可能导致功能误差，而且可能导致有害条件，例如瞬态开路电流，所述情形可能对存储器结构造成严重损害。确切地说，对于例如静态随机存取存储器(SRAM)等存储器结构，当到相同SRAM位单元的读取及写入驱动器经启用时，例如交叉耦合的位线保持器等读取/写入电路可能由于反向电流而被混淆，所述情形可引起有害的瞬态开路电流且将交叉耦合的位线保持器驱动到亚稳定状态。
[0005]将关于图1A提供上述情形的说明。在图1A中，说明常规的完全差动的SRAM阵列100。SRAM阵列100包含位单元1021、102j等，每一位单元经配置为如所属领域中已知的十晶体管(1T)SRAM单元。写入字线WffL 104i及WffL 104j经启用(即，经驱动到高电压电平或逻辑状态)以用于进行对应位单元102i及102j上的写入操作。待写入的数据是通过互补写入位线WBL 114a及WBLB 114b来供应。类似地，读取字线RWL 106i及RWL 106j经启用以用于进行对应位单元102i及102 j上的读取操作，且读取数据是从互补读取位线RBL116a及RBLB 116b上的对应位单元中读取。晶体管IlOa到b用以将预先充电时钟110提供到SRAM阵列100。提供交叉耦合的位线保持器108a及108b以加速位单元上的操作。举例来说，为了在例如标签比较等操作期间实现位单元的更快读取，提供交叉耦合的位线保持器108a到b，以减轻关键路径中的延迟。然而，当通过启用WffL 104i及RWL 106i两者而允许在相同位单元(例如，位单元102i)上发生同时读取及写入操作时，将交叉耦合的位线保持器108a到b驱动到亚稳定状态且致使互补读取位线RBL 116a及RBLB 116b浮动。此情形产生流动穿过下游逻辑112a到b的有害且不合需要的瞬态开路(或短路)电流。下游逻辑112a到b可包含可在SRAM阵列100内部或外部的任何逻辑、电路或总线，且重要的是保护下游逻辑112a到b使其免受可能由于瞬态开路电流造成的频繁且可能不能挽回的损害。
[0006]用以防止由于相同位单元上的同时或相抵触读取及写入操作引起的瞬态开路电流的现有技术包含防止发生读取或写入操作中的一者。在不存在写入缓冲器的情况下，无法防止写入操作，或另外存在永久地损失打算写入的数据的风险。因此，在常规技术中，例如，通过在WWL 104i及RWL 106i很可能相冲突时抑制读取字线RWL 106i被启用或驱动到高状态，防止读取操作。然而，无法简单地防止RWL 106i被启用，这是因为进行此操作可致使互补位线RBL 116a及RBLB 116b浮动。由于在激活读取电路时需要将互补位线RBL 116a及RBLB 116b评估为互补逻辑状态，因此致使互补位线RBL 116a及RBLB 116b浮动仍然可能引起瞬态开路电流。
[0007]避免上文所描述的问题的替代方法包含提前良好地检测有问题的同时读取写入情形，及(例如)通过实施软件修复回避所述问题。举例来说，当在与存储器结构相关联的处理器上执行指令时，可将指令重新排序以避免读取写入冲突危险。然而，软件中的此类检测及防止冲突不可行或不切实际，这是因为编程者在其对实时应用程序执行时可能并不具有对物理存储器位置的足够的可见度及/或可能缺乏对读取/写入操作的控制。此外，此等级的软件干预可能严重地减缓高性能处理应用程序。当多个处理器共享相同存储器结构时，问题进一步复杂。在处置可能发生读取写入冲突的情形的尝试中，现有方法常常依赖于昂贵的且效率低下的解决方案，例如专用写入缓冲器。此外，就这些方法存在于处置读取写入危险或冲突的通用区域中的范围来说，所属领域中存在对以下情形的持续需要:有效地防止在确实于存储器结构(例如，SRAM阵列)中引起情形时、在到位单元的读取及写入字线经同时启用时引起瞬态开路电流。
【发明内容】
[0008]示范性实施例涉及管理使用交叉耦合的位线保持器的存储器阵列中的瞬态开路电流。举例来说，一些实施例涉及在利用交叉耦合的位线保持器的存储器阵列中在针对存储器条目存在读取写入冲突的情况下实施假读以防止瞬态开路电流。
[0009]举例来说，示范性实施例涉及一种在包括交叉耦合的位线保持器的静态随机存取存储器(SRAM)阵列中防止瞬态开路电流的方法，所述方法包括:检测对所述SRAM阵列的第一条目的同时读取及写入操作，抑制对所述第一条目的所述读取操作，以及执行对所述SRAM阵列的第二条目的假读操作，所述第一条目及所述第二条目耦合到所述交叉耦合的位线保持器。
[0010]另一示范性实施例涉及一种静态随机存取存储器(SRAM)阵列，其包括:第一位单元、第二位单元，以及耦合到所述第一位单元及所述第二位单元的交叉耦合的位线保持器。检测逻辑经配置以检测对所述第一位单元的同时读取及写入操作，且抑制逻辑经配置以在检测到对所述第一位单元的同时读取及写入操作的情况下，抑制对所述第一位单元的所述读取操作。另外，读取逻辑经配置以执行对所述第二位单元的假读操作。
[0011]又一示范性实施例涉及包括静态随机存取存储器(SRAM)阵列的系统，所述SRAM阵列包括:第一条目及第二条目、耦合到所述第一条目及所述第二条目的交叉耦合的位线保持器、用于检测对所述第一条目的同时读取及写入操作的装置、用于抑制对所述第一条目的所述读取操作的装置，以及用于执行对所述第二条目的假读操作的装置。
[0012]另一示范性实施例涉及一种包括代码的非暂时性计算机可读存储媒体，所述代码在由处理器执行时致使所述处理器执行用于在包括交叉耦合的位线保持器的静态随机存取存储器(SRAM)阵列中防止瞬态开路电流的操作，所述非暂时性计算机可读存储媒体包括:用于检测对所述SRAM阵列的第一条目的同时读取及写入操作的代码、用于抑制对所述第一条目的所述读取操作的代码，以及用于执行对所述SRAM阵列的第二条目的假读操作的代码，所述第一条目及所述第二条目耦合到所述交叉耦合的位线保持器。
【附图说明】
[0013]呈现随附图式以辅助描述本发明的实施例，且提供所述图式仅用于说明实施例而不是对实施例加以限制。
[0014]图1A为具有交叉耦合的位线保持器的常规SRAM阵列。
[0015]图1B为对应于图1的常规SRAM阵列中的读取写入冲突的时序图。
[0016]图2为具有交叉耦合的位线保持器的示范性SRAM阵列及用以防止瞬态开路电流的示范性危险管理逻辑。
[0017]图3为对应于图2的示范性SRAM阵列的时序图。
[0018]图4A到D说明图2的危险管理逻辑的详细视图，所述危险管理逻辑经配置以用于检测及防止瞬态开路电流。
[0019]图5说明对应于在示范性SRAM阵列中检测及防止瞬态开路电流的方法的流程图。
[0020]图6说明经配置以用于进行示范性SRAM阵列中的瞬态开路电流的检测及防止的无线通信装置的示范性实施方案。
【具体实施方式】
[0021]在以下针对本发明的特定实施例的描述及相关图式中揭示本发明的若干方面。可在不脱离本发明