具有较快的读取速度、较小的硬件消耗、较低的 成本等优点。
【附图说明】
[0014] 图1为磁隧道结的两种结构图。
[0015] 图2为折叠式共源共栅放大器电路原理图。
[0016] 图3为读取电路的电路原理图。
[0017] 图4为本发明所设计的读取电路的工作流程图。
[0018] 图5为控制逻辑电路原理图。
[0019] 图6为时钟输出模块原理图。
[0020] 图7为本发明读取并行磁隧道结结构的STT-RAM的仿真图。
【具体实施方式】
[0021] 下面结合附图1-7,对本发明的技术方案进行具体说明。
[0022] 本发明的一种基于折叠式比较器的STT-RAM读取电路，包括一折叠式共源共栅比 较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述反 相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控 制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第 一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位 数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，所述折叠式 共源共栅比较器的第一MOS管的源极和第二MOS管的源极均连接至VDD端，所述第一MOS 管的栅极连接第二MOS管的栅极，所述第一MOS管的漏极和第二MOS管的漏极分别连接第 三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅极和第四MOS管的栅极相连接， 所述第三MOS管的漏极与第五MOS管的漏极相连接至第七MOS管及第八MOS管的栅极，所 述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相器的输入端，所述第五MOS管 的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和第六MOS管的源极分别连接 第七MOS管的漏极和第八MOS管的漏极，所述第一MOS管的漏极和第二MOS管的漏极还分 别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS管的源极和第十MOS管的源 极相连接至第十一MOS管的漏极，所述第十一MOS管的源极与所述第七MOS管的源极和第 八MOS管的源极相连接至地，所述第一MOS管的源极和第九MOS管的栅极分别连接至并行 磁隧道结的两端，所述第九MOS管的栅极还连接至第十二MOS管的漏极，所述第十二MOS管 的源极接地，所述第十二MOS管的栅极接至时钟信号发生器的主时钟信号输出端。
[0023] 所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号控制的双 向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向 开关电路用于控制第十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出 端的连接。所述双向开关电路的工作原理为：当第一时钟信号为低电平时，控制第十MOS管 栅极与外部电压输出电路的第二参考电压输出端连接，第九MOS管栅极采集的读取电压与 所述第二参考电压进行比较，并输出比较结果Vout' ；当第一时钟信号变为高电平，控制第 一D触发器存储高位数据，并由第一D触发器的反相输出端输出高位数据；当高位数据为高 电平时，控制第十MOS管栅极与外部电压输出电路的第三参考电压输出端连接；当高位数 据为低电平时，控制第十MOS管栅极与外部电压输出电路的第一参考电压输出端连接，从 而达到读取电路的控制功能。
[0024] 所述时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向 开关，所述第一延时电路和第二延时电路连接至主时钟信号输出端，所述第三双向开关和 第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二 时钟信号输出端的连接。所述第一延时电路的延迟时间小于第二延时电路的延迟时间；且 所述第一延时电路的延迟时间与第二延时电路的延迟时间满足：当整个电路进行高位数据 的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第一延时电路的延迟时间使得 第一时钟信号由低电平变为高电平，从而控制第一D触发器存储高位数据；当整个电路进 行低位数据的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第二延时电路的延 迟时间使得第二时钟信号由低电平变为高电平，从而控制第二D触发器存储低位数据。
[0025] 所述并行磁隧道结包括两层铁磁层和夹杂于两层铁磁层之间的一氧化镁氧化层， 其中底层的铁磁层为参考层，具有固定磁向；顶层的铁磁层为自由层，所述自由层通过转变 电流改变磁向；所述自由层由独立控制磁向的软区和硬区组成，所述软区和硬区的磁向有 四种组合，使得所述并行磁隧道结具有四种电阻状态；所述四种电阻状态的阻值关系为： Rll>RlO>ROl>R00,其中Rll、R10、R01、ROO分别为并行磁隧道结的存储数据为11、 10、01、00所对应的电阻阻值。
[0026] 本发明还提供了一种基于上述所述读取电路的控制方法，包括如下步骤， 步骤Sl:时钟信号发射器产生高电平信号，读取电路进入工作状态； 步骤S2:读取电路采集读取电压； 步骤S3 :通过控制逻辑电路将读取电压与外部电压输出电路输出的第二参考电压进 行比较； 步骤S4:由读取电压与第二参考电压的比较结果，判断并行磁隧道结所存储的高位数 据，并进行下一步比较； 步骤S5 :上述步骤完成后，根据读取电压与第二参考电压的比较结果，控制读取电压 与外部电压输出电路输出的第一参考电压或第三参考电压进行比较，并判断并行磁隧道结 所存储的低位数据，完成并行磁隧道结存储数据读取。
[0027] 以下结合附图具体讲述本发明的工作原理。
[0028] STT-RAM内部用于存储数据的磁隧道结（magnetictunneljunctions,MTJs)有 两种结构：串行磁隧道结(如图I(1)所示）和并行磁隧道结(如图I(2)所示)。
[0029] 串行磁隧道结由两层铁磁层夹杂一层氧化镁氧化层组成，其中底层铁磁层为参考 层（referencelayer)，具有固定的磁向；而另一层铁磁层为自由层（freelayer)，其磁向 可以通过转变电流（switchingcurrent)来改变，当两层铁磁层的磁向相反时，磁隧道结处 于高阻态；当两层铁磁层的磁向相同时，磁隧道结处于低阻态；而并行磁隧道结的自由层 是由两个可以独立控制磁向的区域组成，其中软区（softdomain)只需通过一个小电流就 可以改变磁向，而硬区（harddomain)则需要一个较大的电流才可以改变磁向，由于两个区 域的磁向有四种组合，故并行磁隧道结具有四种电阻状态，因为并行磁隧道结具有较高的 隧道磁致电阻率（TunnelingMagneto-resistanceratio(TMR))、较小的转换电流以及更 高的可靠性等优点，所以本发明采用并行磁隧道结作为STT-RAM的存储结构。
[0030] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构，这种新颖的树型读取方案采用折叠式共源共栅比较器作为读取电路的比 较器，折叠式共源共栅比较器不需要重启时间，可以进行连续比较，故采用折叠式