共源共栅 比较器可以提高电路的读取速度，具有读取时间短的优点，为了使折叠式共源共栅比较器 与数字系统对接时的可靠性更高，该读取方案采用输出电压摆幅更大的折叠式共源共栅电 路（图2所示)作为折叠式共源共栅比较器的基本结构。然而，由于在数字系统中，常常要求 电压的摆幅等于工作电压（VDD)，开环放大器的摆幅不能达到这个要求。由于反相器的输出 摆幅可以等于工作电压（VDD)，可以对开环放大器的输出摆幅起到放大的作用，故本发明在 开环放大器的输出端Vrat，串接了一个反相器，使得最终的输出电压摆幅可以达到数字系统 对电压摆幅的要求。
[0031] 本专利所设计的电路图如图3所示，由于一个并行磁隧道结有四种阻值，阻值关 系为：R11>R10>R01>R00。其中R11、R10、R01、R00分别为存储数据为11、10、01、00的并行 磁隧道结所对应的电阻阻值，故当主时钟信号CONT为1时，NMOS(第十二MOS管M12)进 入饱和区（第十二MOS管M12应为一个长沟MOS管)，产生一个固定值的读取电流，该电流 流过并行磁隧道结，会产生读取电压Vin，由于并行磁隧道结中存储的数据不同，其阻值就 不同，产生的读取电压Vin会有4种不同的电压值，其电压关系为：￥11〈￥10〈￥01〈￥00，其中 VII、V10、VOUVOO分别为存储数据11、10、01、00的并行磁隧道结所对应的读取电压值，由 此，我们仅需通过比较器判断Vin的电压值，即可准确得知在并行磁隧道结中存储的数据， 为了准确甄别Vin的四种电压值，本发明的读取电路需要外部电压输出电路产生3个参考 电压(第一参考电压Vrefl、第二参考电压Vref2、第三参考电压Vref3)，电压关系为：Vll〈 Vref3 <VlO<Vref2 <V01 <VrefKV00〇
[0032] 本发明采用的树型的电压搜索算法流程图如图4所示，整个读取电路的工作原理 如下： 1、 当主时钟信号CONT为1，第十二MOS管M12开启，产生读取电压Vin，控制逻辑控制 Vin与Vref2进行比较； 2、 读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取： (1)当Vin>Vref2时，可知并行磁隧道结所产生的读取电压只有两种可能（V01、V00)， 故并行磁隧道结所存储的高位数据为0,折叠式共源共栅比较器输出端Vout'输出低电平， 反相器输出端Vout输出高电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号 clkl，控制第一D触发器存储高位数据（由于折叠式共源共栅比较器的输出端Vout'必须要 经过反相器来增大输出摆幅，因此第一D触发器读入的数据要从第一D触发器的反相输出 端输出，以得到真实的数据1st)，当第一D触发器存储高位数据结束之后，控制逻辑电路控 制Vin与Vrefl进行下一步的比较，这时，如果Vin>Vrefl，则并行磁隧道结所产生的读取 电压只有VOO这种可能，所存储的低位数据为0,折叠式共源共栅比较器输出端Vout'输出 低电平，反相器输出端Vout输出高电平，如果VirKVrefl，则并行磁隧道结所产生的读取电 压只有VOl这种可能，所存储的低位数据为1，折叠式共源共栅比较器输出端Vout'输出高 电平，反相器输出端Vout输出低电平，当得到低位数据比较出来之后，时钟输出模块再生 成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数据(与高位的存储方法 相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这样读取电路就完成了 2bit数据的读取过程， (2)当Vin〈Vref2时，并行磁隧道结所产生的读取电压只有两种可能（VII、V10)，故 并行磁隧道结中存储的高位数据为1，折叠式共源共栅比较器输出端Vout'输出高电平， 反相器输出端Vout输出低电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号 clkl，控制第一D触发器存储高位数据(与Vin>Vref2的情况相同，第一D触发器读入的数 据要从第一D触发器的反相输出端输出，以得到真实的数据1st)，当第一D触发器存储高位 数据结束之后，控制逻辑电路控制Vin与Vref3进行下一步的比较，如果Vin>Vref3,则并 行磁隧道结所产生的读取电压只有VlO这一种可能，所存储的低位数据为0,折叠式共源共 栅比较器输出端Vout'输出低电平，反相器输出端Vout输出高电平，如果Vin〈Vref3,则并 行磁隧道结所产生的读取电压只有Vll这一种可能，所存储的低位数据为1，折叠式共源共 栅比较器输出端Vout'输出高电平，反相器输出端Vout输出低电平，当得到低位的数据之 后，时钟输出模块再生成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数 据(与高位的存储方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这 样读取电路就完成了 2bit数据的读取过程， 本专利所采用的控制逻辑电路由图5所示。第一双向开关S1，第二S2分别为受高位数 据1st和第一时钟信号clkl控制的双向开关电路(双向开关的结构如图5中圆圈内所示)， 首先，主时钟信号CONT最先跳变为高电平，图3所示NMOS管(第十二MOS管M12)进入开启 状态，产生读取电压Vin，这时第一时钟信号clkl还为低电平，控制双向开关S2使得Vref 与Vref2相连，令Vin与Vref2进行比较，反相器输出比较结果，当反相器输出比较结果之 后，第一时钟信号clkl跳变到高电平，控制第一D触发器存储高位数据，并由反相输出端输 出高位数据1st，同时，第一时钟信号clkl控制第二双向开关S2使得Vref与Vref'相连， 这时，高位数据1st就可以通过控制第一双向开关Sl来选择相对应的参考电压（Vrefl或 者Vref3)与Vref'相连，当高位数据1st为高电平1时，第一双向开关Sl的输出Vref'与 Vref3相连；当高位数据1st为低电平时，第一双向开关Sl使得Vref'与Vrefl相连，由此， 本专利所设计的控制逻辑电路就实现了读取电路的控制功能。
[0033] 为了减少读取电路的时钟输入端口，本专利采用如图6所示的时钟产生模块，图 中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供主时钟信 号CONT即可产生第一时钟信号clkl与第二时钟信号clk2,当主时钟信号CONT为低电平 时，主时钟信号CONT控制第三双向开关S3和第四双向开关S4使得第一时钟信号clkl和 第二时钟信号clk2与GND相连，这样当主时钟信息CONT为低电平时，第一时钟信号clkl 和第二时钟信号clk2可以迅速置为低电平，当主时钟信号CONT为高电平时，控制第三双 向开关S3和第四双向开关S4使得clkl和clk2分别与clkl'和clk2'相连，第一延时电 路BufferlBufferl的延迟时间小于第二延时电路Buffer2的延迟时间，且第一延时电路 Bufferl和第二延时电路Buffer2的延迟时间设置必须满足如下条件：当主时钟信号CONT 由低电平跳变为高电平时，整个电路开始进行高位数据的比较，等高位数据的比较结果 Vout输出稳定后，第一延时电路Bufferl的延迟时间使得clk