l'由低电平跳变为高电平， clkl也由低电平跳变为高电平，控制第一D触发器存储高位数据；然后电路开始进行低位 数据的比较，只有等低位数据的比较结果Vout输出稳定后，第二延时电路Bufferf的延迟 作用使得clk2'由低电平跳变为高电平，clk2也由低电平跳变为高电平，控制第二D触发 器存储低位数据，这样，图6所示的电路就可以完成降低时钟输入端口数量的功能。
[0034]本发明的所有电路都经过Cadence软件的仿真验证，采用Global Foundries 0. 18um的工艺进行设计，以一组典型的STT-RAM参数指标为例，采用60 y A的读取电流对所 设计的电路进行验证，四种状态的阻值和读取的电压值如表1所示。
【主权项】
1. 一种基于折叠式比较器的STT-RAM读取电路，其特征在于：包括一折叠式共源共栅 比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述 反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟 控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述 第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低 位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，所述折叠 式共源共栅比较器的第一MOS管的源极和第二MOS管的源极均连接至VDD端，所述第一MOS 管的栅极连接第二MOS管的栅极，所述第一MOS管的漏极和第二MOS管的漏极分别连接第 三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅极和第四MOS管的栅极相连接， 所述第三MOS管的漏极与第五MOS管的漏极相连接至第七MOS管及第八MOS管的栅极，所 述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相器的输入端，所述第五MOS管 的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和第六MOS管的源极分别连接 第七MOS管的漏极和第八MOS管的漏极，所述第一MOS管的漏极和第二MOS管的漏极还分 别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS管的源极和第十MOS管的源 极相连接至第十一MOS管的漏极，所述第十一MOS管的源极与所述第七MOS管的源极和第 八MOS管的源极相连接至地，所述第一MOS管的源极和第九MOS管的栅极分别连接至并行 磁隧道结的两端，所述第九MOS管的栅极还连接至第十二MOS管的漏极，所述第十二MOS管 的源极接地，所述第十二MOS管的栅极接至时钟信号发生器的主时钟信号输出端。
2. 根据权利要求1所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号控制的双向开关电路，所 述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控 制第十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
3. 根据权利要求2所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 双向开关电路的工作原理为：当第一时钟信号为低电平时，控制第十MOS管栅极与外部电 压输出电路的第二参考电压输出端连接，第九MOS管栅极采集的读取电压与所述第二参考 电压进行比较，并输出比较结果Vout' ；当第一时钟信号变为高电平，控制第一D触发器存 储高位数据，并由第一D触发器的反相输出端输出高位数据；当高位数据为高电平时，控 制第十MOS管栅极与外部电压输出电路的第三参考电压输出端连接；当高位数据为低电平 时，控制第十MOS管栅极与外部电压输出电路的第一参考电压输出端连接，从而达到读取 电路的控制功能。
4. 根据权利要求1所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一 延时电路和第二延时电路连接至主时钟信号输出端，所述第三双向开关和第四双向开关分 别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端 的连接。
5. 根据权利要求4所述的基于低功耗折叠式比较器的读取电路，其特征在于：所述第 一延时电路的延迟时间小于第二延时电路的延迟时间；且所述第一延时电路的延迟时间与 第二延时电路的延迟时间满足：当整个电路进行高位数据的比较，输出比较结果Vout'，经 反相器输出的Vout稳定后，第一延时电路的延迟时间使得第一时钟信号由低电平变为高 电平，从而控制第一D触发器存储高位数据；当整个电路进行低位数据的比较，输出比较结 果Vout'，经反相器输出的Vout稳定后，第二延时电路的延迟时间使得第二时钟信号由低 电平变为高电平，从而控制第二D触发器存储低位数据。
6. 根据权利要求1所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 并行磁隧道结包括两层铁磁层和夹杂于两层铁磁层之间的一氧化镁氧化层，其中底层的铁 磁层为参考层，具有固定磁向；顶层的铁磁层为自由层，所述自由层通过转变电流改变磁 向；所述自由层由独立控制磁向的软区和硬区组成，所述软区和硬区的磁向有四种组合，使 得所述并行磁隧道结具有四种电阻状态；所述四种电阻状态的阻值关系为：Rll>RlO> ROl>R00,其中Rll、R10、R01、ROO分别为并行磁隧道结的存储数据为11、10、01、00所对 应的电阻阻值。
7. -种基于权利要求1所述读取电路的控制方法，其特征在于：包括如下步骤， 步骤Sl:时钟信号发射器产生高电平信号，读取电路进入工作状态； 步骤S2 :读取电路采集读取电压； 步骤S3 :通过控制逻辑电路将读取电压与外部电压输出电路输出的第二参考电压进 行比较； 步骤S4:由读取电压与第二参考电压的比较结果，判断并行磁隧道结所存储的高位数 据，并进行下一步比较； 步骤S5 :上述步骤完成后，根据读取电压与第二参考电压的比较结果，控制读取电压 与外部电压输出电路输出的第一参考电压或第三参考电压进行比较，并判断并行磁隧道结 所存储的低位数据，完成并行磁隧道结存储数据读取。
【专利摘要】本发明涉及一种基于折叠式比较器的STT-RAM读取电路及控制方法。所述读取电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据。本发明提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。
【IPC分类】G11C11-16
【公开号】CN104795095
【申请号】CN201510189983
【发明人】魏榕山, 黄海舟, 郭仕忠, 王珏, 胡惠文, 张泽鹏, 何明华
【申请人】福州大学
【公开日】2015年7月22日
【申请日】2015年4月21日