具有读优选单元结构、写驱动器的静态随机存取存储器(sram)、相关系统和方法
【专利说明】具有读优选单元结构、写驱动器的静态随机存取存储器(SRAM)、相关系统和方法
[0001] 优先权要求
[0002] 本申请要求2013年1月25日提交并题为"STATICRANDOMACCESS MEMORIES(SRAM)WITHREAD-PREFERREDCELLSTRUCTURES(具有读优选单元结构的静态随 机存取存储器（SRAM)) "的美国临时专利申请序列号61/757, 044的优先权，该美国临时专 利申请通过引用全部纳入于此。
[0003] 本申请还要求2013年4月24日提交并题为"STATICRANDOMACCESS MEMORIES(SRAM)WITHREAD-PREFERREDCELLSTRUCTURES,WRITEDRIVERS,RELATED SYSTEMS，ANDMETHODS(具有读优选单元结构、写驱动器的静态随机存取存储器（SRAM)、相 关系统和方法）"的美国专利申请序列号13/869, 110的优先权，该美国专利申请通过引用 全部纳入于此。
[0004]
[0005] I?公开领域
[0006] 本公开的技术一般涉及具有改进的性能特性的静态随机存取存储器（SRAM)。
[0007] II.【背景技术】
[0008] 移动通信设备在当前社会已变得普及。这些移动设备的盛行部分地通过目前在此 类设备上实现的许多功能来驱使。对此类功能的需求提高了处理能力要求并产生了对更大 功率的电池的需要。在移动通信设备的外壳的有限空间内，电池与处理电路系统竞争。这 些以及其他因素对该电路系统内的组件的持续小型化作出贡献。
[0009] 组件的小型化影响到处理电路系统的所有方面，包括存储器晶体管以及该处理电 路系统中的其他无功元件。虽然移动通信设备中的组件的小型化因电话变得较小且较轻 并具有较长的电池时间而容易使消费者欣赏，但小型化压力不限于移动通信设备。范围从 移动通信设备到台式计算机到服务器及类似物的计算设备都从小型化成果中获益。具体而 言，几乎所有这些设备都具有各种形式的存储器，诸如动态随机存取存储器（DRAM)和静态 随机存取存储器（SRAM)。
[0010] 基本的SRAM位单元结构依赖于6个晶体管，这6个晶体管构成存储每个存储器位 的两个交叉耦合的反相器。典型的SRAM对这6个晶体管中的每一个使用金属氧化物场效 应晶体管（M0SFET)。晶体管越小，就可在存储器芯片中的给定量的空间中放置更多的晶体 管并且该存储器芯片所能提供的存储量越多。
[0011] 随着SRAM被小型化到22纳米（22nm)规模和更小，与这些减小规模相关联的几 何使得不可能遵从6〇产出。亦即，6〇标准要求99. 99966%的器件没有缺陷并满足设计 准则。具体而言，SRAM设计者已定义了数个参数，包括3个噪声参数（例如，静态噪声容限 (SNM)、保持静态噪声容限（HSNM)和写能力容限（WAM))，而基本的六晶体管（6T)设计未能 在SNM和WAM参数两方面满足6 〇。相应地，在存储器设计者当中存在对改进SRAM位单元 的S匪和WAM参数的期望。
[0012] 公开的概沐
[0013] 本详细描述中所公开的实施例包括具有读优选单元结构和写驱动器的静态随机 存取存储器（SRAM)。还公开了相关系统和方法。SRAM具有六晶体管位单元。读优选位单元 是通过提供两个反相器来实现的，这两个反相器各自具有上拉晶体管、下拉晶体管和传输 门晶体管。每个上拉晶体管与反馈环相关联。该反馈环改进了随机静态噪声容限（RSNM)。 每个晶体管具有宽度和长度。传输门晶体管的长度增大，这进一步改进了RS匪，虽然具有略 大些的单元空间和减小的IMll(Ii^ )。各下拉晶体管的宽度彼此相等并且还等于传输门晶 体管的宽度。这提供了光刻友好的布局和改进的。另外，RS匪被略微降级。传输门晶 体管和下拉晶体管的宽度还可相对于先前技术而有所增大，从而达到目标RS匪并改进 i。如果读优选位单元不足以满足6〇设计准则，则还可以使用写辅助电路来改进性能。写 辅助电路包括具有两个输出的写驱动器。第一输出耦合至用于第一反相器的位线源以及第 二反相器中的传输门晶体管和下拉晶体管的背栅偏置。第二输出耦合至用于第二反相器的 夜属源以及第一反相器的传输门晶体管和下拉晶体管的背栅偏置。此结构改进了字线写脱 扣电压（WWTV)并且不要求附加电压生成器。
[0014] 就此，在一个实施例中公开了一种SRAM。该SRAM包括第一反相器，其包括第一上 拉晶体管和第一下拉晶体管，并且第一上拉晶体管包括第一背栅反馈环，第一下拉晶体管 具有第一宽度（WPD1)。该SRAM还包括第二反相器，其包括第二上拉晶体管和第二下拉晶体 管，并且第二上拉晶体管包括第二背栅反馈环，第二下拉晶体管具有基本等于WPIJ^第二宽 度（WPD2)。SRAM还包括与第一反相器相关联的第一传输门（PG)晶体管，其中第一PG晶体 管包括基本等于WPD1的第一PG宽度（Wra)。该SRAM还包括与第二反相器相关联的第二PG 晶体管，其中第二PG晶体管具有基本等于WPD2的第二PG宽度（Wrc2)。
[0015] 在另一实施例中，公开了一种SRAM。该SRAM包括用于反相的第一装置，其包括第 一上拉晶体管和第一下拉晶体管，并且第一上拉晶体管包括第一背栅反馈环，第一下拉晶 体管具有WPD1。该SRAM还包括用于反相的第二装置，其包括第二上拉晶体管和第二下拉晶 体管，并且第二上拉晶体管包括第二背栅反馈环，第二下拉晶体管具有基本等于Wpi^^WPD2。 该SRAM还包括与用于反相的第一装置相关联的第一PG装置，其中第一PG装置包括基本等 于WPD1的Wrci。该SRAM还包括与用于反相的第二装置相关联的第二PG装置，其中第二PG 装置包括基本等于WPIJ^Wrc2。
[0016] 在另一实施例中，公开了一种形成SRAM的方法。该方法包括形成第一反相器，第 一反相器包括第一上拉晶体管和第一下拉晶体管，并且第一上拉晶体管包括第一背栅反馈 环，第一下拉晶体管具有WPD1。该方法还包括形成第二反相器，第二反相器包括第二上拉晶 体管和第二下拉晶体管，并且第二上拉晶体管包括第二背栅反馈环，第二下拉晶体管具有 基本等于WPD^WPD2。该方法还包括将第一PG晶体管与第一反相器相关联，其中第一PG晶 体管包括基本等于WPDj^Wrci。该方法还包括将第二PG晶体管与第二反相器相关联，其中 第二PG晶体管具有基本等于WPIJ^Wrc2。
[0017] 在另一实施例中，公开了一种SRAM。该SRAM包括写驱动器，其包括两个输出，该 两个输出中的第一输出连接至位线源和第一背栅晶体管，该两个输出中的第二输出连接至 ?源和第二背栅晶体管。
[0018] 在另一实施例中，公开了一种SRAM。该SRAM包括用于驱动写命令的装置，其包括 两个输出，该两个输出中的第一输出连接至位线源和第一背栅晶体管，该两个输出中的第 二输出连接至_源和第二背栅晶体管。
[0019]附图简沐
[0020] 图1是示例性常规六晶体管（6T)静态随机存取存储器（SRAM)电路的示意图；
[0021] 图2是图1的电路的简化俯视图；
[0022] 图3是根据本公开的6TSRAM的示例性实施例的示意图；
[0023] 图4是呈现了上拉反馈的图3的电路的简化俯视图；
[0024] 图5是具有写辅助电路的示例性常规6TSRAM的示意图；
[0025] 图6是根据本公开的具有写辅助电路的示例性6TSRAM的示意图；
[0026] 图7是图6的电路的简化俯视图；
[0027] 图8是解说用于形成图3和/或6的6TSRAM的示例性过程的流程图；以及
[0028] 图9是可包括图3和/或6的SRAM的示例性的基于处理器的系统的框图。
[0029] 详细描沐
[0030] 现在参照附图，描述了本公开的若干示例性实施例。措辞