具有软错误紊乱免疫的易失性存储器元件的制作方法
【专利说明】具有软错误紊乱免疫的易失性存储器元件
[0001]本申请是分案申请，原申请的申请日为2010年01月19日，申请号为201080020510.5，发明名称为“具有软错误紊乱免疫的易失性存储器元件”。本申请要求2009年3月19日提交的美国专利申请12/407，762和2010年I月13日提交的专利申请12/686，597的优先权。
技术领域
[0002]本发明涉及易失性存储器元件，更具体地涉及呈现软错误紊乱免疫的非易失性存储器元件。集成电路经常包含易失性存储器元件。通常的易失性存储器元件是基于交叉耦合反相器(锁存器)。
【背景技术】
[0003]易失性存储器元件仅在集成电路带电时保持数据。在失去电力的事件中，易失性存储器元件中的数据丢失。尽管诸如基于电可擦写可编程只读存储器技术的存储器元件的非易失性存储器元件不以这种方式承受数据丢失，但是经常不期望或者能够将非易失性存储器元件制造作为给定集成电路的一部分。结果，经常使用易失性存储器元件。例如静态随即存取存储器(SRAM)芯片包含SRAM单元，其为一种类型的易失性存储器元件。易失性存储器元件还用于可编程逻辑器件集成电路。
[0004]易失性存储器元件承受称为软错误紊乱的现象。软错误紊乱事件是由于宇宙射线和集成电路和封装中的辐射性杂质造成的。宇宙射线和辐射性杂质产生诸如中子和阿尔法粒子的高能原子粒子。存储器元件包含从构图的晶体管衬底形成的晶体管和其它部件。当原子粒子冲击存储器元件中的硅时，产生电子一一空穴对。电子一一空穴对创建导电路径，其可造成存储器元件中的带电节点放电并且存储器元件的状态翻转。如果，例如存储器元件中存储“ I ”，则软错误紊乱事件将造成“ I ”变为“O”。
[0005]集成电路中的紊乱事件损坏存储器元件中存储的数据并且可对系统性能具有严重后果。在诸如远程安装电信设备的特定系统应用中，维修故障设备非常繁重。除非可编程逻辑器件和其它集成电路对软错误紊乱事件呈现良好的免疫力，否则它们不适用于这些类型的应用。同时，应小心以确保集成电路上不要过多电路区域被易失性存储器元件消耗，并且易失性存储器元件呈现良好的性能特征。
[0006]因此期望能够改进诸如可编程逻辑器件集成电路的集成电路中的易失性存储器元件的软错误紊乱性能。
【发明内容】
[0007]提供一种具有存储器元件的集成电路。集成电路可以是可编程集成电路、存储器芯片、和任何其它适当的集成电路。存储器元件可以用作静态随即存取存储器(SRAM)或者在可编程集成电路中存储器单元可以用作配置随即存取存储器(CRAM)。每个存储器元件可以具有一对地址晶体管和4个晶体管对。每个晶体管对可以具有位于各个输出节点处的串联的η沟道和p沟道晶体管。来自输出节点的输出信号可以提供到两个不同的晶体管栅极，从而晶体管对用作具有分布式输入的类似反相器电路。这种类型的排列允许存储器元件呈现对软错误紊乱事件的良好的免疫力。可以使用补偿数据线进行数据写入操作。逻辑零值可以布置在补偿数据线上以写入逻辑I到存储器元件。在这些逻辑I写入操作期间，通过地址晶体管将逻辑零驱动到第二和第四晶体管对的节点。可以使用在数据写入操作期间容易传递逻辑零值的η沟道晶体管实现地址晶体管。可以通过驱动逻辑I到第二和第四地址晶体管的输出节点进行清除操作。在这些操作期间，地址晶体管可以在传递逻辑I值上具有困难。为了确保清除操作成功，可以使用清除线来在清除期间暂时断电(弱化)一些或者全部晶体管部件。断电的晶体管对呈现很小的错流，其降低存储器阵列中的清除电流中的涌动。当存储器元件被清除时，清除线可以用于对存储器元件重供电。
[0008]本发明的进一步特征、本质和各种优点将从所附的附图和优选实施方式的随后详细描述中变得明显。
【附图说明】
[0009]图1是根据本发明的实施方式的可以包含随机存取存储器单元的例示集成电路的图；
[0010]图2是根据本发明的实施方式的存储器单元的例示阵列的图；
[0011]图3是根据本发明的实施方式的存储器单元的图；
[0012]图4是根据本发明的实施方式的涉及清除图3所示的类型的存储器单元的阵列的例示步骤的流程图；
[0013]图5是根据本发明的实施方式的涉及将数据写入清除的图3所示的类型的存储器单元的阵列的例示步骤的流程图；图6是根据本发明的实施方式的具有真实和补偿清除线的例示存储器单元的图；
[0014]图7是根据本发明的实施方式的涉及清除图3所示的类型的存储器单元的阵列的例示步骤的流程图；
[0015]图8是根据本发明的实施方式的涉及将数据写入清除的图3所示的类型的存储器单元的阵列的例示步骤的流程图；
[0016]图9是根据本发明的实施方式的可用于存储器单元的例示布局的俯视图；图10是示出根据本发明的实施方式的可用于控制存储器元件阵列的电路图。
【具体实施方式】
[0017]集成电路经常包括易失性存储器元件的阵列。这些存储器元件阵列可用于在数据处理操作期间存储数据。在诸如可编程逻辑器件的可编程集成电路中，存储器元件的阵列可以被加载用于配置可编程逻辑电路的配置数据。用于存储针对可编程集成电路的配置数据的存储器单元有时称为配置随机存取存储器(CRAM)单元。用于其它类型的随机存取存储器(RAM)阵列的存储器单元有时称为RAM单元。
[0018]从CRAM单元和其它RAM单元形成的存储器阵列可被辐射冲击扰乱。这种类型的扰乱称为软错误紊乱事件。软错误紊乱事件是当诸如中子和阿尔法粒子的高能原子粒子冲击存储器单元的一部分时造成的。当原子粒子冲击形成存储器单元的娃时，产生电子--空穴对。电子一一空穴对可扰乱存储器单元中的各个节点上的电荷由此造成存储器元件改变状态(例如，从一翻转到零或者相反地)。
[0019]为了减少或者消除软错误紊乱事件，以及由此提高集成电路可靠性，可形成具有多个冗余的类似互联反相器电路的存储器元件。在辐射冲击事件中，互联反相器电路可提供用作恢复反馈源极的信号。具有这些互联反相器电路的存储器元件因此对软错误紊乱事件有抵抗力。这种类型的存储器元件(单元)可以包含任何合适数量的晶体管。用一个适当的排列，每个存储器元件可以包含10个晶体管。
[0020]存储器元件可以用于任何适当的使用存储器的集成电路。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、存储器元件用作配置存储器的可编程集成电路、或者任何其它适当的集成电路。为了清楚，可以有时在可编程逻辑器件集成电路的上下文中描述本发明。然而，这仅是为了例示。根据本发明的实施方式的存储器单元可以用于任何适当的电路。在诸如存储器芯片或者需要存储器来存储处理数据的其它电路的集成电路上，存储器元件可以执行静态随机存取存储器(RAM)单元的功能并且有时称为SRAM单元。在可编程逻辑器件集成电路的上下文中，存储器元件可用于存储配置数据因此有时在此上下文中称为随机存取存储器(CRAM)单元。
[0021]图1示出诸如可编程逻辑器件或者具有存储器的其它可编程集成电路的例示集成电路10。
[0022]器件10可以具有输入/输出电路12，其用于驱动信号离开器件10的以及用于从其它装置经过输入/输出针脚14接收信号。诸如全局或者本地竖直和水平导电线和总线的互联资源极16可以用于引导器件10上的信号。互联资源极16包括固定互联器(导电线)和可编程互联器(即，各个固定互联器之间的可编程连接)。可编程逻辑18可以包括组合和顺序逻辑电路。可编程逻辑18可以配置以执行专用逻辑功能。与互联资源极相关联的可编程处理器可以本认为是可编程逻辑器件18的一部分。
[0023]可编程逻辑器件10包含易失性存储器元件20，其可使用针脚14和输入/输出电路12加载配置数据(也称为编程数据)。当被加载时，存储器元件均提供对应的静态控制输出信号，其控制可编程逻辑18中的相关联的逻辑部件的状态。如果期望，则存储器元件20可以用于SRAM型存储器阵列(例如，以在器件10的操作期间存储用于处理电路的数据)。
[0024]每个存储器元件20可以由被配置以形成双状态电路的多个晶体管形成。用一种适当的途径，使用补偿金属氧化物半导体(CMOS)集成电路技术来形成存储器元件20，因此在此作为示例描述基于CMOS的存储器元件实现。如果期望，可以使用其它集成电路技术来形成存储器元件和其中使用该存储器元件来形成存储器阵列的集成电路。
[0025]存储器元件可以从外部可擦写可编程只读存储器或者控制芯片或者其它适当的数据源极经过针脚14和输入/输出电路12进行加载。被加载的CRAM存储器元件20可以提供静态控制信号，其应用于可编程逻辑18中的电路元件(例如金属氧化物半导体晶体管)的端子(例如，栅极)以控制这些元件(例如，以打开或者关闭特定晶体管)以及由此配置可编程逻辑18中的逻辑。电路元件可以是晶体管，诸如传输晶体管、复用器的一部分、查找表、逻辑阵列、AND、OR、NAND和NOR逻辑栅极等。
[0026]存储器元件20可以以阵列模式排列。在通常的现代可编程逻辑器件中，每个芯片上可以存在数百万个存储器元件20。在编程操作期间，存储器元件的阵列被用户(例如，逻辑设计者)提供配置数据。当被加载了配置数据时，存储器元件20选择性地控制可编程逻辑18中的电路的一部分，以及由此订制其功能从而其能够按照期望操作。
[0027]可以使用任何适当的架构组织器件10的电路。例如，可以按照更大的可编程逻辑区域的一系列行和列来组织可编程逻辑器件10的逻辑，每个可编程逻辑区域包含多个更小的逻辑区域。器件10的逻辑资源极可以被诸如相关联的竖直和水平导体的互联资源极16互联。这些导体可以包括基本上在整个器件10上展开的全局导电线，诸如在器件10的一半或者四分之一展开的半线或者四分之一线的分数线，特定长度的折叠线(例如，足以互联多个逻辑区域)，更小的逻辑线，或者任何其它适当的互联资源极排列。如果期望，则可以在更多个级别或者层中排列器件10的逻辑，其中多个大区域互联以形成更大的逻辑部分。另外其它器件排列可以使用不按照行和列排列的逻辑。当在阵列中排列存储器元件20时，可以使用水平和竖直导体和相关联的控制电路以存取存储器元件。控制电路可以例如用于清除全部或者一些存储器元件。控制电路还可以将数据写入存储器元件并且可以从存储器元件读取数据。例如，在CRAM阵列中，存储器元件可以被加载配置数据。在器件10在系统中用于常规操作之前，可以接着从阵列读出所加载的配置数据以确认合适的数据加载操作。
[0028]任何适当的存储器阵列架构可以用于存储器元件20。图2示出一种适当的排列。如图2所示，器件10中可以存在存储器单元20的阵列28。图2的例示阵列中仅有三行和三列元件20，但是总体而言阵列28中可以由成百上千个行和列。阵列28可以是给定器件10上的多个阵列中的一个，可以子阵列(大阵列的一部分)，或者是任何其它适当的存储器元件20的组。每个存储器元件可以在对应的输出路径38提供对应