钟信号CLK3和第四时钟信号CLK4之间的延迟时间，可通过调节第一恒流源D1和第二恒流源D2的电流大小，从而可以控制第一偏置电压VBP和第二偏置电压VBN的大小，进而可以控制对节点NI1、NI2、NI3和NI4的充放电电流的大小；此外，第一级电路131至第四级电路134中各级电路中M0S管本身存在寄生电容，通过控制第一恒流源D1和第二恒流源的电流大小，再调节各级电路中M0S管的寄生电容，从而可以调节第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间的延迟时间。
[0092]所述时钟频率电路14用于产生控制非交叠四相位信号的时钟频率，图6是本发明实施例二提供的一种非交叠四相位时钟产生电路中所述时频电路的结构图，如图6所示，时钟频率电路14包括第五级电路141和第六级电路142。
[0093]所述第五级电路141连接于第四级电路134与第六级电路142之间，所述第五级电路141和第六级电路142连线的中点为第五级节点NI5。
[0094]第六级电路142连接于第五级电路141和使能控制电路12之间，具体地，可连接于第五级电路141和图4中使能控制电路的第一输入端IN1之间，第六级电路142和使能控制电路12的第一输入端IN1连线的中点为第六级节点NI6。
[0095]所述时钟频率电路14通过第五级电路141和第六级电路142产生时钟频率来控制整个非交叠四相位时钟产生电路的时钟频率。
[0096]具体地，所述第五级电路141和第六级电路142可通过下述电路产生时钟频率。所述第五级电路141包括第i^一 PM0S管P11、第十二 PM0S管P12、第十三PM0S管P13、第十二NM0S管N12、第十三NM0S管N13和第一电容C1。
[0097]所述第i^一 PM0S管P11的栅极用于接收使能信号EN，具体地，可与图4中使能控制电路的第二输入端EN连接，第i^一 PM0S管P11的源极与第i^一 PM0S管P11的衬底和电源VDD连接，第i^一 PM0S管P11的漏极与第十三PM0S管P13的栅极连接，第十二 PM0S管P12的栅极与第一 PM0S管P1的栅极连接，第十二 PM0S管P12的源极与电源VDD连接，第十二 PM0S管P12的漏极与第十三PM0S管P13的源极连接，第十二 PM0S管P12的衬底与第十三PM0S管P13的衬底和电源VDD连接，第十三PM0S管P13的漏极与第十二 NM0S管N12的漏极连接，第十二 NM0S管N12的源极与第十三NM0S管N13的漏极连接，第十二 NM0S管N12的衬底接地，第十三NM0S管N13的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可与图1中第一 NM0S管的栅极连接，第十三NM0S管N13的源极和衬底接地，所述第一电容C1的第一端与第五级节点NI5连接，第一电容C1的第二端接地；
[0098]所述第六级电路142包括第十四PM0S管P14、第十五PM0S管P15、第十六PM0S管P16、第十四NM0S管N14、第十五NM0S管N15、第十六NM0S管N16和第二电容C2。
[0099]所述第十四PM0S管P14的栅极用于接收第一偏置电压电路111产生的第一偏置电压VBP，具体地，可与图1中第一 PM0S管的栅极连接，第十四PM0S管P14的源极与电源VDD连接，第十四PM0S管P14的漏极与第十五PM0S管P15的源极连接，第十四PM0S管P14的衬底与第十五PM0S管P15的衬底和电源VDD连接，第十五PM0S管P15的栅极与第十五NM0S管N15的栅极连接，第十五PM0S管P15的栅极与第十五NM0S管N15的栅极的连线与第五级电路141中第十三PM0S管P13的漏极与第十二 NM0S管N12的源极的连线相连接的中点作为第五级节点NI5，第十四NM0S管N14的栅极与用于接收使能控制电路输出的反向使能信号ENB，具体地，可与图4中使能控制电路的第二输出端ENB连接，第十四NM0S管N14的漏极与第十五NM0S管N15的栅极连接，第十四NM0S管N14的源极接地，第十四NM0S管N14的衬底与第十四NM0S管N14的源极连接，第十五NM0S管N15的源极与第十六NM0S管N16的漏极连接，第十五NM0S管N15的衬底接地，第十六NM0S管N16的栅极用于接收第二偏置电压电路112产生的第二偏置电压VBN，具体地，可与图1中第一 NM0S管的栅极连接，第十六NM0S管N16的源极和衬底接地，第十五PM0S管P15的漏极和第十五NM0S管N15的漏极连线的中点与使能控制电路12连线的中点为第六级节点NI6，具体地，第十五PM0S管P15的漏极和第十五NM0S管N15的漏极连线的中点与使能控制电路12的第一输入端IN1连线的中点为第六级节点NI6，第二电容C2的第一端与第六级节点NI6连接，第二电容C2的第二端接地，第十六PM0S管P16的源极与衬底和电源VDD连接，第十六PM0S管P16的栅极用于接收使能信号EN，具体地，可与图4中第二输入端EN连接，第十六PMOS管P16的漏极与第六级节点NI6和使能控制电路12连线的中点连接。
[0100]所述第一电容C1和第二电容C2可以包括M0S电容、Μ頂电容、PIP电容或MIP电容中的任意一种。
[0101]需要说明的是，时钟频率电路14中第一电容C1和第二电容C2分别与第五级电路141和第六级电路142中各M0S管构成振荡器，通过改变第一电容C1或第二电容C2的大小，就可以调节输出的时钟频率，从而控制非交叠延迟电路13中各时钟信号的周期。
[0102]图7是本发明实施例二提供的一种非交叠四相位时钟产生电路中各时钟信号以及各相位时钟信号的时序图，如图7所示。
[0103]第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间出现了延迟，该延迟时间是由第一恒流源D1和第二恒流源TD以及第一级节点Nil、第二级节点NI2、第三级节点NI3和第四级节点NI4处的寄生电容的大小决定的；第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的时钟频率是由第五级节点NI5和第六级节点NI6处的第一电容C1和第二电容C2的大小来决定的，因此，通过改变第五级节点NI5和第六级节点NI6处的电容的大小，便可以调节第一时钟信号CLK1到第四时钟信号CLK4的时钟频率。
[0104]参见图7，在T1时间段内，第一时钟信号CLK1为高电平，第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4均为低电平，因此第一反向时钟信号CLKB1和第三时钟信号CLK3经第一或非门电路0R1后输出的第一四相位时钟信号PCLK1为低电平，经第二与非门电路AND2后输出的第二四相位时钟信号PCLK2为高电平，第一时钟信号CLK1和第四反向时钟信号CLKB4经第二或非门电路0R2后输出的第三四相位时钟信号PCLK3为低电平，经第三与非门电路AND3后输出的第四四相位时钟信号PCLK4为低电平。
[0105]在T2时间段，所述第二时钟信号CLK2经过T1时间的延迟以后变为高电平，对应的，第一四相位时钟信号PCLK1和第二四相位时钟信号PCLK2变为高电平，第三四相位时钟信号PCLK3和第四四相位时钟信号PCLK4保持T1时间段内的波形不变。
[0106]在T3时间段，所述第三时钟信号CLK3经过T2时间的延迟以后变为高电平，所述第二四相位时钟信号PCLK2变为低电平，第一四相位时钟信号PCLK1、第三四相位时钟信号PCLK3和第四四相位时钟信号PCLK4保持T2时间段内的波形不变。
[0107]在T4时间段，第四时钟信号CLK4经过T3时间的延迟以后变为高电平，第四四相位时钟信号PCLK4变为高电平，第一四相位时钟信号PCLK1、第二四相位时钟信号PCLK2和第三四相位时钟信号PCLK3保持T3时间段内的波形不变。
[0108]依次类推，在时钟频率电路14产生的时钟频率稳定时，非交叠延迟电路13产生的非交叠四相位时钟信号的非交叠时间便能保持稳定，而与电源电压的波动没有关系。
[0109]在本实施例的一个优选实施例中，所述非交叠延迟电路13中的所述第一级电路131、第二级电路132、第三级电路133和第四级电路134还分别包括至少一电容，所述至少一电容的第一端与所述第一级节点Nil、第二级节点NI2、第三级节点NI3和第四级节点NI4中的任意一级节点连接，所述至少一电容的第二端接地。优选地，所述至少一电容可以包括M0S电容、Μ頂电容、PIP电容或MIP电容中的任意一种。
[0110]在本实施例的优选实施例中，当非交叠延迟电路13所要求的非交叠时间较长，而第一级电路131、第二级电路132、第三级电路133和第四级电路134中MOS管本身的寄生电容较小时，使得各级电路中的充放电很快结束，从而不能保证较长的非交叠时间，可以通过增加电容来延长各级电路的充放电时间，从而延长非交叠时间。
[0111]在本实施例的另一个优选实施例中，所述时钟频率电路14还可以包括至少一级电路，所述至少一级电路顺次连接于所述第五级电路141和第六级电路142之间。
[0112]所有至少一级电路用以与所述第五级电路141和第六级电路142共同作用来决定所述时钟频率电路14的时钟频率。所述至少一级电路包含至少一 PM0S管、至少一 NM0S管和一电容，电路结构与第五级电路141和第六级电路142的结构相同。
[0113]本发明实施例二提供的非交叠四相位时钟产生电路，由非交叠延迟电路控制非交叠四相位信号的延迟时间，由时钟频率电路控制非交叠四相位时钟产生电路的时钟频率，使得非交叠时间和时钟频率之间可以相互独立设定，只要时钟频率稳定，四相位之间的非交叠时间便能保持稳定，不随电源电压波动而波动，从而产生稳定的不随电源电压波动而改变的非交叠四相位时钟信号。
[0114]以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种非交叠四相位时钟产生电路，其特征在于，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中， 所述偏置电压电路包括第一偏置电压电路和第二偏置电压电路，所述第一偏置电压电路和所述第二偏置电压电路都分别与所述非交叠延迟电路和所述时钟频率电路连接，所述第一偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第一偏置电压，所述第二偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第二偏置电压； 所述使能控制电路的输入端与所述时钟频率电路连接，输出端与所述非交叠延迟电路连接，所述使能控制电路用于根据使能信号和所述时钟频率电路输出的时钟频率控制所述非交置延迟电路； 所述非交叠延迟电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路的输出端连接，第三端与所述时钟频率电路连接，所述非交叠延迟电路用于产生非交叠四相位信号； 所述时钟频率电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路连接，第三端与所述非交叠延迟电路连接，所述时钟频率电路用于产生控制