Sram存储阵列的控制电路和sram存储器的制造方法
【技术领域】
[0001]本发明涉及存储器领域，尤其涉及一种SRAM存储阵列的控制电路和SRAM存储器。
【背景技术】
[0002]静态随机存取存储器(SRAM)具有在不需要更新的情况下保持数据的有利特点。图1为一种现有存储阵列功耗管控电路图。第二 PM0S关P2的栅极和漏极连接，相当于二极管功能。当Sle印信号和Shut Down信号都为逻辑0时，第一 PM0S管P1和第三PM0S管P3都处于导通状态，第一 PM0S管P1的导通可使得VA点的电压等于或者非常接近电源电压VDD，此时存储阵列101进入工作状态，可执行读写操作。
[0003]当Sle印信号为逻辑1，Shut Down信号为逻辑0时，第一 PM0S管P1处于截止状态，第三PM0S管P3处于导通状态。此时存储阵列101处于休眠状态，可保持其存储的数据，但是不能执行读写操作。
[0004]当Sle印信号和Shut Down信号都为逻辑1时，第一 PM0S管P1和第三PM0S管P3都处于截止状态，存储阵列101失去了电压/电流供给，进入关闭状态，该状态下存储阵列101不能读写操作并且其存储的数据都会丢失。
[0005]SRAM存储单元可包括不同数量的晶体管，并且通常由晶体管的数量来命名，例如，六晶体管^T) SRAM、八晶体管(8T) SRAM等。晶体管通常形成用于存储位的数据锁存器。可以添加附加晶体管来控制对晶体管的存取。SRAM存储单元通常被布置为具有行和列的阵列。通常，SRAM存储单元的每行都连接至字线，其确定当前SRAM单元被选择或不被选择。SRAM存储单元的每列都连接至位线(或一对位线)，其被用于将位存储到SRAM存储单元或从SRAM存储单元读取位。
[0006]负位线技术被用于改善处于低电源电压的单元写能力，特别是当抑制字线电压时。参考图2，其为连接至负电压发生器120的6T SRAM存储单元。假设逻辑0将被写入到所示的SRAM存储单元100中，从而位线BL承载表示逻辑低的低电压，以及位线BLB承载表示逻辑高的高电压。在执行写操作之前，节点110处于高电压，同时节点112处于低电压。为了将逻辑0写入SRAM存储单元，负电压(例如，-100mV)被加到位线BL上。负电压导致节点110和位线BL之间的电压差的增加。从而，写操作变得更容易。
[0007]负电压发生器120生成所示的负电压，负电压发生器120包括接收电源电压VDD和生成负电压的电荷泵。图3示意性示出了电源电压VDD和由负电压发生器120生成的负位线电压之间的关系。如果电源电压VDD变低，则负电压的幅度也会减小。为了生成更低的负电压，负电压发生器120中的电容器需要更大，从而要求更大的芯片区域。并且，实现负位线技术成本很高。
【发明内容】
[0008]本发明解决的问题是现有SRAM存储阵列的执行写操作所需成本高、难度大。
[0009]为解决上述问题，本发明提供一种SRAM存储阵列的控制电路，包括:第一 PM0S管、导通控制单元和至少一个下拉MOS管；
[0010]所述第一 PM0S管的源极适于输入第一电压；
[0011 ] 所述下拉M0S管的漏极均连接所述第一 PM0S管的漏极，所述下拉M0S管的源极均适于输入第二电压，所述第二电压的电压值小于第一电压的电压值；
[0012]所述导通控制单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，控制全部或部分下拉M0S管在预定时间内处于导通状态。
[0013]可选的，所述处于导通状态的下拉M0S管的数量和尺寸与所述SRAM存储阵列执行写操作所需的编程电压相关。
[0014]可选的，所述预定时间与所述SRAM存储阵列执行写操作所需的编程电压相关。
[0015]可选的，所述导通控制单元包括:信号产生单元；
[0016]所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号
[0017]所述下拉M0S管的栅极适于输入所述信号产生单元产生的脉冲信号。
[0018]可选的，所述导通控制单元包括:信号产生单元和至少一个选通门管，所述选通门的数量与所述下拉M0S管的数量相同；
[0019]所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号；
[0020]所述选通门的输出端与所述下拉M0S管的栅极一一对应连接，所述选通门的输入端适于输入所述信号产生单兀产生的脉冲信号。
[0021]可选的，所述导通控制单元还包括选择单元，所述选择单元适于控制部分选通门处于可传输状态。
[0022]可选的，所述导通控制单元包括:信号产生单元和至少一个开关M0S管，所述开关M0S管的数量与所述下拉M0S管的数量相同；
[0023]每个下拉M0S管通过一个开关M0S管输入所述第二电压；
[0024]所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号；
[0025]所述下拉M0S管的栅极适于输入所述信号产生单元产生的脉冲信号。
[0026]可选的，所述导通控制单元还包括选择单元，所述选择单元适于控制部分开关M0S管处于导通状态。
[0027]可选的，所述信号产生单元包括:反相器、延时电路和或非门电路；
[0028]所述反相器的输入端连接所述延时电路的输入端和所述第一 PM0S管的栅极，所述反相器的输出端连接所述或非门电路的第一输入端；
[0029]所述延时电路的输出端连接所述或非门电路的第二输入端，所述延时电路适于延时的时间为所述预定时间；
[0030]所述或非门电路的输出端连接所述下拉M0S管的栅极。
[0031]本发明实施例还提供一种SRAM存储器，包括上述SRAM存储阵列的控制电路以及SRAM存储阵列，所述SRAM存储阵列的控制电路适于提供所述SRAM存储阵列执行写操作所需的编程电压。
[0032]可选的，所述存储阵列包括呈阵列排布的存储单元，所述存储单元为6T存储单元或8T存储单元。
[0033]与现有技术相比，本发明的技术方案的SRAM存储阵列的控制电路可以降低执行写操作的编程电压，不但降低了能耗，还提高了存储阵列的编程能力，并且无需使用负位线技术，降低了成本，减小了芯片面积。
【附图说明】
[0034]图1是现有存储阵列功耗管控电路图；
[0035]图2是现有SRAM存储器的结构示意图；
[0036]图3是现有位线写电压示意图；
[0037]图4是本发明SRAM存储阵列的控制电路示意图；
[0038]图5是本发明导通控制单元的一结构示意图；
[0039]图6是本发明的相关波形示意图；
[0040]图7是本发明导通控制单元的另一结构示意图；
[0041]图8是本发明导通控制单元的又一结构示意图。
【具体实施方式】
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]如图4所示，本发明实施例提供一种SRAM存储阵列1的控制电路，包括:第一PM0S管P11、导通控制单元2和至少一个下拉M0S管。本实施例以下拉M0S管的数量为m做举例说明，m个下拉M0S管包括第1个下拉M0S管N1....第m个下拉M0S管Nm。
[0044]第一 PM0S管P11的源极适于输入第一电压VDD。
[0045]全部下拉M0S管的漏极均连接第一 PM0S管PI 1的漏极，全部下拉M0S管的源极均适于输入第二电压GND,第二电压GND的电压值小于第一电压VDD的电压值。即，第1个下拉M0S管N1至第m个下拉M0S管Nm的漏极均连接第一 PM0S管P11的漏极，第1个下拉M0S管N1至第m个下拉M0S管Nm的源极均适于输入第二电压GND。所述第一电压VDD可以为电源电压，第二电压GND可以为地电压。
[0046]导通控制单元2适于在SRAM存储阵列1进入工作状态且执行写操作前，控制全部或部分下拉M0S管在预定时间内处于导通状态。
[0047]SRAM存储阵列1包括呈阵列排布的存储单元，图1以一个6T结构的存储单元为例说明存储单元与控制电路的连接方式。存储单元包括:第二 PM0S管MP11、第三PM0S管MP12、第一 NM0S 管 MN1、第二 NM0S 管 MN2、第三 NM0S 管 MN3 和第四 NM0S 管 MN4。
[0048]第二 PM0S管MP11的源极连接第三PM0S管MP12的源极并适于输入SRAM存储阵列1的控制电路提供的编程电压(VDDC)。第二 PM0S管MP11的栅极连接第一 NM0S管丽1的栅极、第三PM0S管MP12的漏极、第四NM0S管MN4的漏极和第二 NM0S管MN2的漏极。第三PM0S管MP12的栅极连接第四NM0S管MN4的栅极、第二 PM0S管MP11的漏极、第一 NM0S管MN1的漏极和第一 NM0S管MN1的源极。第一 NM0S管MN1的源极连接第四NM0S管MN4的源极。第一 NM0S管MN1的栅极和第二 NM0S管MN2的栅极连接字线WL，第一 NM0S管MN1的漏极连接第一位线BL，第二 NM0S管MN2的源极连接第二位线BLB。
[0049]第二 PM0S管MP11的漏极和第三PM0S管MP12的漏极用于保存写入的数据。假设第二 PM0S管MP11的漏极已保存了逻辑1，第三PM0S管MP12的漏极保存的逻辑0，现需执行写操作，即将逻辑0写入第二 PM0S管MP11的漏极。
[0050]执行写操作时，字线WL上的电压使得第一 NM0S管丽1导通，第三PM0S管MP12的漏极保存的逻辑0使得第二 PM0S管MP11导通，电流从VA节点流