Sram存储单元及存储阵列的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种SRAM存储单元及存储阵列。
【背景技术】
[0002]静态随机存储器(Static Random Access Memory,以下简称SRAM)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
[0003]最常见的SRAM存储单元为6T单元，如图1所示，所述SRAM存储单元包括:第一PM0S晶体管ML0、第二 PM0S晶体管ML1、第一 NM0S晶体管ΜΡΝ0、第二 NM0S晶体管MPN1、第三NM0S晶体管MPG0以及第四NM0S晶体管MPG1。
[0004]所述第一 PM0S晶体管ML0、第二 PM0S晶体管ML1、第一 NM0S晶体管ΜΡΝ0及第二NM0S晶体管MPN1构成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一 PM0S晶体管ML0及第二 PM0S晶体管ML1为上拉晶体管，第一 NM0S晶体管ΜΡΝ0及第二 NM0S晶体管MPN1为下拉晶体管。第三NM0S晶体管MPG0以及第四NM0S晶体管MPG1为传输晶体管。
[0005]继续参考图1，第一 PM0S晶体管ML0的栅极、第一 NM0S晶体管ΜΡΝ0的栅极、第二PM0S晶体管ML1的漏极、第二 NM0S晶体管MPN1的漏极及第四NM0S晶体管MPG1源极连接以形成第一存储节点N1，第二 PM0S晶体管ML1的栅极、第二 NM0S晶体管MPN1的栅极、第一PM0S晶体管ML0的漏极、第一 NM0S晶体管ΜΡΝ0的漏极及第三NM0S晶体管MPG0源极连接以形成第二存储节点N0。
[0006]第三NM0S晶体管MPG0及第四NM0S晶体管MPG1的栅极连接字线WL ;第四NM0S晶体管MPG1的漏极与第一位线BL相连，第三NM0S晶体管MPG0的漏极与第二位线BLB相连。第一位线BL与第二位线BLB为互补位线。
[0007]继续参考图1，第一 PM0S晶体管ML0的源极及第二 PM0S晶体管ML1的源极连接电源电压VDD，第一 NM0S晶体管ΜΡΝ0的源极及第二 NM0S晶体管MPN1的源极连接对地电压VSS。
[0008]当存储节点N1电压为高(电源电压VDD)而存储节点N0电压为低(对地电压VSS)，可将上述存储单元中存储的值称为逻辑1 ;反之则可为逻辑0。
[0009]上述SRAM存储单元的工作原理为:
[0010]读操作时:
[0011]对字线WL施加高电平(一般等于电源电压VDD)，此时，第三NM0S晶体管MPG0及第四NM0S晶体管MPG1导通；
[0012]对第一位线BL和第二位线BLB施加高电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平，电流从第一位线BL或第二位线BLB流向低电平的那个存储节点，此时，第一位线BL或第二位线BLB的电位会降低，电位降低的那条位线会与未产生电位变化的位线产生电压差，当该电压差达到一定值后，可以使用存储单元外围电路中的灵敏放大器(图1中未示出)，对电压进行放大，以输出信号，从该信号中读出数据。
[0013]写操作时:
[0014]对字线WL施加高电平，此时，第三NM0S晶体管MPG0及第四NM0S晶体管MPG1导通；
[0015]对第一位线BL和第二位线BLB —个施加高电平、另一个施加低电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平、另一个为高电平，因此，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的那一个存储节点流向低电平的那一条位线，从而使高电平的那一个存储节点电位下降，而低电平的那一个存储节点的电位提高，使SRAM存储单元存储了新的数据。
[0016]在SRAM存储单元存储逻辑值时，第三NM0S晶体管MPG0及第四NM0S晶体管MPG1处于关闭状态，存储节点N1及N0处于相互耦合的状态，即存储节点N1保持低电压时会使得存储节点N0转为高电压，相应地，存储节点N0保持高电压又使得N1转为低电压。
[0017]当存储芯片工作于高辐射的环境当中时(如宇宙空间)，由于高能带电粒子对存储器的轰击，存储芯片内部的SRAM存储单元的存储状态易发生反转:
[0018]例如，设如图1所示SRAM存储单元的逻辑状态为:存储节点N1为高电平，存储节点N2为低电平。那么，当带电粒子轰击存储节点N1时，有可能使存储节点N1的节点电压瞬间改变，如由高电平转为低电平。
[0019]存储节点N1电平值的改变进而引起N0的电平变化，如存储节点N0的电平变化为由低电平转为高电平，存储节点N0的电平变化又会进一步反馈到存储节点N1，使存储节点N1的电平值再次变化，直至引起SRAM单元存储的逻辑状态的改变。
[0020]在带电粒子轰击存储节点N1后，存储节点N1及存储节点N0的一种波形变化图可参考图2，上述变化会引起SRAM存储单元存储失效，该失效现象一般也称为单粒子反转效应(Single Event Upset,简称 SEU)。
[0021]类似地，若带电粒子轰击存储节点N0，也会造成相同的后果。
【发明内容】
[0022]本发明技术方案解决的技术问题为，如何克服SRAM存储单元的单粒子反转效应。
[0023]为了解决上述技术问题，本发明技术方案提供了一种SRAM存储单元，包括:
[0024]第一 PM0S晶体管、第二 PM0S晶体管、第一双栅NM0S晶体管、第二双栅NM0S晶体管、第一传输晶体管以及第二传输晶体管；其中，
[0025]所述第一 PM0S晶体管的栅极、第一双栅NM0S晶体管的第一栅极、第二 PM0S晶体管的漏极、第二双栅NM0S晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；
[0026]所述第二 PM0S晶体管的栅极、第二双栅NM0S晶体管的第一栅极、第一 PM0S晶体管的漏极、第一双栅NM0S晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；
[0027]所述第一传输晶体管以及第二传输晶体管的控制极连接至字线的互补字线，所述第一 PM0S晶体管的源极及第二 PM0S晶体管的源极连接至第一电压，所述第一双栅NM0S晶体管的源极及第二双栅NM0S晶体管的源极连接至第二电压；
[0028]所述SRAM存储单元还包括:补偿单元；所述补偿单元具有第一补偿节点及第二补偿节点，所述第一双栅NM0S晶体管的第二栅极连接至所述第一补偿节点，所述第二双栅NM0S晶体管的第二栅极连接至所述第二补偿节点，所述补偿单元适于在所述第一存储节点及第二存储节点的电压突变时维持所述第一补偿节点及第二补偿节点的电平值。
[0029]可选的，所述补偿单元包括:第一 NM0S晶体管、第二 NM0S晶体管、第三NM0S晶体管及第四NM0S晶体管；其中，
[0030]所述第一 NM0S晶体管的栅极、第三NM0S晶体管的漏极及第四NM0S晶体管的源极连接以形成所述第二补偿节点，所述第四NM0S晶体管的漏极连接至所述字线的互补字线，所述第四NM0S晶体管的栅极连接至所述第二存储节点；
[0031]所述第三NM0S晶体管的栅极、第一 NM0S晶体管的漏极及第二 NM0S晶体管的源极连接以形成所述第一补偿节点，所述第二 NM0S晶体管的漏极连接至所述字线的互补字线，所述第二 NM0S晶体管的栅极连接至所述第一存储节点；
[0032]所述第一 PM0S晶体管的源极及第三PM0S晶体管的源极连接至所述第二电压。
[0033]可选的，所述第一电压为电源电压，所述第二电压为对地电压。
[0034]可选的，所述第一传输晶体管为第五NM0S晶体管，所述第二传输晶体管为第六NM0S晶体管；
[0035]所述第五NM0S晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第六NM0S晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。
[0036]可选的，所述第一传输晶体管为第三PM0S晶体管，所述第二传输晶体管为第四PM0S晶体管；
[0037]所述第三PM0S晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PM0S晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。
[0038]可选