低电平值也会被维持一段时间。
[0074]在该维持时间期间，由于第二双栅NM0S晶体管MPN1的第二栅极受补偿节点K0电压的控制，在所述补偿节点K0电压维持为低电平值期间，第二双栅NM0S晶体管MPN1能够维持其半开状态或全闭合状态。因此，第二双栅NM0S晶体管MPN1在存储节点N1被带点粒子轰击之时，其可保持存储节点N1的下拉电压，以抑制存储节点N1电压降低，避免存储节点N1的电平变化。当带点粒子轰击完毕之后，存储节点N1的电平值会重新返回所述高电平值。
[0075]在SRAM存储单元遭受带点粒子轰击期间，存储节点N1及存储节点N0的波形变化图可参考图4。因此，本发明技术方案所提供的SRAM存储单元能够克服单粒子反转效应，避免存储单元受到辐射时其存储失效的问题。
[0076]由于第一 PM0S晶体管ML0、第二 PM0S晶体管ML1、第一双栅NM0S晶体管ΜΡΝ0、第二双栅NM0S晶体管MPN1、第一传输晶体管MPG0、第二传输晶体管MPG1、第一 NM0S晶体管MKU1、第二 NM0S晶体管MKD1、第三NM0S晶体管MKU0及第四NM0S晶体管MKD0之间的结构具有镜像性，即:
[0077]所述第一 PM0S晶体管ML0与第二 PM0S晶体管ML1的结构相同，所述第一双栅NM0S晶体管ΜΡΝ0与第二双栅NM0S晶体管MPN1的结构相同，所述第一传输晶体管MPG0与第二传输晶体管MPG1的结构相同。
[0078]所述第一 NM0S晶体管MKU1与第三NM0S晶体管MKU0的结构相同，所述第二 NM0S晶体管MKD1与第四NM0S晶体管MKD0的结构相同。
[0079]因此，上述分析对于另一面的镜像结构(涉及存储节点N0遭受带电粒子轰击)也是适用的。
[0080]需要说明的是:
[0081]上述传输晶体管的结构不限于适用PM0S晶体管实现，可以理解的是，作为开关晶体管，使用NM0S晶体管也可以适用。在使用NM0S晶体管实现上述传输晶体管的一则实施例中，所述第一传输晶体管MPG0连接第二存储节点N0的一端为源极，连接位线BLB的一端为漏极；所述第二传输晶体管MPG1连接第一存储节点N1的一端为源极，连接位线BL的一端为漏极。
[0082]另外在设计时，也可以仍设计为:第一 PM0S晶体管ML0的晶体管尺寸大于第一双栅NM0S晶体管ΜΡΝ0的晶体管尺寸，第二 PM0S晶体管ML1的晶体管尺寸大于第二双栅NM0S晶体管MPN1的晶体管尺寸。
[0083]当然，设计为:第一 PM0S晶体管ML0的晶体管尺寸与第一双栅NM0S晶体管ΜΡΝ0的晶体管尺寸相同，第二 PM0S晶体管ML1的晶体管尺寸与第二双栅NM0S晶体管MPN1的晶体管尺寸相同，也是可行的。
[0084]另外，在对电路进行其他设置时，传输晶体管的驱动能力可大于上拉晶体管，即第一传输晶体管的晶体管MPGO尺寸可大于第一 PMOS晶体管MLO，第二传输晶体管的晶体管MPG1尺寸可大于第二 PMOS晶体管ML1。
[0085]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【主权项】
1.一种SRAM存储单元，其特征在于，包括: 第一 PMOS晶体管、第二 PMOS晶体管、第一双栅NMOS晶体管、第二双栅NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中， 所述第一 PMOS晶体管的栅极、第一双栅NMOS晶体管的第一栅极、第二 PMOS晶体管的漏极、第二双栅NMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线； 所述第二 PMOS晶体管的栅极、第二双栅NMOS晶体管的第一栅极、第一 PMOS晶体管的漏极、第一双栅NMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线； 所述第一传输晶体管以及第二传输晶体管的控制极连接至字线的互补字线，所述第一PMOS晶体管的源极及第二 PMOS晶体管的源极连接至第一电压，所述第一双栅NMOS晶体管的源极及第二双栅NMOS晶体管的源极连接至第二电压； 所述SRAM存储单元还包括:补偿单元；所述补偿单元具有第一补偿节点及第二补偿节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一补偿节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二补偿节点，所述补偿单元适于在所述第一存储节点及第二存储节点的电压突变时维持所述第一补偿节点及第二补偿节点的电平值。2.如权利要求1所述的SRAM存储单元，其特征在于，所述补偿单元包括:第一NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管及第四NMOS晶体管；其中， 所述第一 NMOS晶体管的栅极、第三NMOS晶体管的漏极及第四NMOS晶体管的源极连接以形成所述第二补偿节点，所述第四NMOS晶体管的漏极连接至所述字线的互补字线，所述第四NMOS晶体管的栅极连接至所述第二存储节点； 所述第三NMOS晶体管的栅极、第一 NMOS晶体管的漏极及第二 NMOS晶体管的源极连接以形成所述第一补偿节点，所述第二 NMOS晶体管的漏极连接至所述字线的互补字线，所述第二 NMOS晶体管的栅极连接至所述第一存储节点； 所述第一 PMOS晶体管的源极及第三PMOS晶体管的源极连接至所述第二电压。3.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一电压为电源电压，所述第二电压为对地电压。4.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第五NMOS晶体管，所述第二传输晶体管为第六NMOS晶体管； 所述第五NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第六NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。5.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管； 所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。6.如权利要求2所述的SRAM存储单元，其特征在于，所述第一NMOS晶体管与第三NMOS晶体管的结构相同，所述第二 NMOS晶体管与第四NMOS晶体管的结构相同，所述第一 NMOS晶体管/第三NMOS晶体管的晶体管尺寸大于第二 NMOS晶体管/第四NMOS晶体管的晶体管尺寸。7.如权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管与第二 PMOS晶体管的结构相同，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。8.如权利要求1或7所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管/第二 PMOS晶体管的晶体管尺寸大于第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸。9.如权利要求1或7所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管/第二 PMOS晶体管的晶体管尺寸与第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸相同。10.如权利要求1所述的SRAM存储单元，其特征在于，所述第一位线和第二位线互为互补位线。11.一种SRAM存储阵列，其特征在于，包括: 多个如权利要求1至10任一项所述的存储单元，所述存储单元按行和列排布； 多条位线及多条字线；其中， 位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。12.如权利要求11所述的SRAM存储阵列，其特征在于，所述字线采用多晶硅实现，所述位线采用二铝实现。
【专利摘要】本发明涉及SRAM存储单元及存储阵列。SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一双栅NMOS晶体管、第二双栅NMOS晶体管、第一传输晶体管、第二传输晶体管及补偿单元。本发明能够克服SRAM存储单元的单粒子反转效应。
【IPC分类】G11C11/413
【公开号】CN105448324
【申请号】CN201410234122
【发明人】王林
【申请人】展讯通信（上海）有限公司
【公开日】2016年3月30日
【申请日】2014年5月29日