预定高度处，不同行中的NAND串NS的虚假存储器单元DMC可以共享虚假字线DWL。
[0156]例如，字线WL或虚假字线DWL可以在设置了沿第一方向延伸的导体材料1211到1291、1212到1292和1213到1293的水平处共同地彼此耦合。例如，各自沿第一方向延伸的导体材料1211到1291、1212到1292和1213到1293可以经由触点被耦合到上层(未示出)。各自沿第一方向延伸的导体材料1211到1291、1212到1292和1213到1293可以在上层彼此耦合。相同行的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。不同行的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。S卩，NAND串NSll到NS13、NS21到NS23和NS31到NS33可以被公共地耦合到接地选择线GSL。
[0157]公共源线CSL可以被公共地耦合到NAND串NS。例如，第一到第四掺杂区域1311到1314可以被親合在基底1111的有源区域(active reg1n)处。例如，第一到第四掺杂区域1311到1314可以被经由触点耦合到上层。第一到第四掺杂区域1311到1314可以被公共地耦合在上层处。
[0158]如图11所例示，位于相同水平的字线WL可以被公共地彼此耦合。因此，当选择位于特定水平的给定字线WL时，可以选择耦合到所选字线WL的NAND串NS的全部。不同行的NAND串NS可以被耦合到不同串选择线SSL。因此，在耦合到所选字线WL的NAND串NS之中，还耦合到未选择行的NAND串NS可以通过串选择线SSLl到SSL3的选择被从位线BLl到BL3电隔离。S卩，可以通过选择串选择线SSLl到SSL3来选择NAND串NS的特定行。可以通过位线BLl到BL3的选择进一步选择位于所选择行的NAND串NS之中的特定NAND串NS0
[0159]在每一个NAND串NS中，可以设置虚假存储器单元DMC。例如，如图11中所示，第一到第三存储器单元MCl到MC3可以被设置在虚假存储器单元DMC和接地选择晶体管GST之间。
[0160]第四到第六存储器单元MC4到MC6可以被设置在虚假存储器单元DMC和串选择晶体管SST之间。在实施例中，每个NAND串NS中的存储器单元MC由虚假存储器单元DMC划分到存储器单元组中。存储器单元组之中邻近接地选择晶体管GST的存储器单元组(例如MCl到MC3)可以被称为下存储器单元组。存储器单元组之中邻近串选择晶体管SST的存储器单元组(例如MC4到MC6)可以被称为上存储器单元组。
[0161]将参照图7和图11描述半导体存储器系统的操作方法。半导体存储器系统可以包括一个或更多单元串。每个单元串被沿垂直于基底的方向布置并与存储器控制器120耦合。每个单元串包括存储器单元、串选择晶体管以及接地选择晶体管。半导体存储器系统可以被设置有第一读取命令，以使用第一硬判决读取电压和与第一硬判决读取电压不同的第二硬判决读取电压执行第一和第二硬判决读取操作。半导体存储器系统可以形成硬判决数据，可以基于硬判决数据的错误位状态选择第一和第二硬判决电压中的特定一个，可以使用与第一和第二硬判决读取电压不同的软读取电压形成软判决数据，并将软判决数据提供给存储器控制器120。
[0162]图12到图14是示意性例示根据本发明实施例的3D非易失性存储器设备的图。图12到图14例示根据本发明实施例的半导体存储器系统，例如三维快闪存储器设备。
[0163]图12是图7所示的存储器块BLKj的立体图。图13是例示沿图12中所示的线VI1-Vir截取的存储器块BLKj的截面图。
[0164]参考图12和图13，存储器块BLKj可以包括沿第一到第三方向延伸的结构。
[0165]可以设置基底6311。例如，基底6311可以包括由第一类型杂质掺杂的硅材料。例如，基底6311可以包括由P型杂质掺杂的硅材料，或者诸如袋状P-阱的P型阱。基底6311还可以包括围绕P型阱的η型阱。在实施例中，基底6311是P型硅。然而，基底6311不限于P型硅。
[0166]各自沿X方向和Y方向延伸的第一到第四导体材料层6321到6324可以被布置在基底6311上。第一到第四导体材料层6321到6324可以沿Z方向相互间隔。
[0167]沿X方向和Y方向延伸的第五到第八导体材料层6325到6328可以被布置在基底6311上。第五到第八导体材料层6325到6328可以沿Z方向相互间隔。第五到第八导体材料层6325到6328可以沿Y方向与第一到第四导体材料层6321到6324间隔开。
[0168]可以通过第一到第四导体材料层6321到6324形成多个下部柱DP。多个下部柱DP中的每一个可以沿Z方向延伸。可以通过第五到第八导体材料层6325到6328形成多个上部柱UP。多个上部柱UP中的每一个可以沿Z方向延伸。
[0169]下部柱DP和上部柱UP中的每一个可以包括内部材料层6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的通道。表面层6363可以包括:阻挡绝缘层、电荷存储层和隧道绝缘层。
[0170]多个下部柱DP和多个上部柱UP可以通过管栅(pipe gate)PG耦合。管栅PG可以形成在基底6311中。例如，管栅PG可以包括与多个下部柱DP和多个上部柱UP基本相同的材料。
[0171]利用第二型杂质的掺杂材料层6312可以被布置在多个下部柱DP上。掺杂材料层6312可以沿X方向和Y方向延伸。例如，利用第二型杂质的掺杂材料层6312可以包括η型硅材料。利用第二型杂质的掺杂材料层6312可以用作公共源线CSL。
[0172]漏极6340可以被形成在多个上部柱UP的每一个上。例如，漏极6340可以包括η型硅材料。第一上部导体材料层6351和第二上部导体材料层6352可以被形成在漏极6340上。第一上部导体材料层6351和第二上部导体材料层6352可以沿Y方向延伸。
[0173]第一上部导体材料层6351和第二上部导体材料层6352可以沿X方向彼此间隔开。例如，第一上部导体材料层6351和第二上部导体材料层6352可以由金属制成。例如，第一上部导体材料层6351和第二上部导体材料层6352可以被通过接触孔栓耦合到漏极6340。第一上部导体材料层6351和第二上部导体材料层6352可以分别用作第一位线BLl和第二位线BL2。
[0174]第一导体材料层6321可以用作源极选择线SSL，且第二导体材料层6322可以用作第一虚假字线DWLl，且第三和第四导体材料层6323和6324可以分别用作第一主字线MffLl和第二主字线MWL2。第五和第六导体材料层6325和6326可以分别用作第三主字线MWL3和第四主字线MWL4，第七导体材料层6327可以用作第二虚假字线DWL2，且第八导体材料层6328可以用作漏极选择线DSL。
[0175]多个下部柱DP中的每一个以及邻近该下部柱DP的第一到第四导体材料层6321到6324可以形成下部串。多个上部柱UP中的每一个以及邻近该上部柱UP的第五到第八导体材料层6325到6328可以形成上部串。下部串和上部串可以通过管栅PG彼此耦合。下部串的一端可以耦合到用作公共源线CSL的第二类型掺杂材料层6312。上部串的一端可以通过漏极6340耦合到对应位线。下部串和上部串通过管栅PG彼此耦合。单个下部串和单个上部串可以结合形成耦合在第二类型掺杂材料层6312和对应位线之间的单个单元串。
[0176]S卩，下部串可以包括源极选择晶体管SST、第一虚假存储器单元DMCl以及第一和第二主存储器单元MMCl和MMC2。上部串可以包括第三和第四主存储器单元MMC3和MMC4、第二虚假存储器单元DMC2以及漏极选择晶体管DST。
[0177]参考图12和图13，上部串和下部串可以形成具有多个晶体管结构TS的NAND串NS。晶体管TS的结构可以与参考图10描述的结构相同。
[0178]图14是参考图12和图13描述的存储器块BLKj的等效电路。图14例示根据实施例的包括在存储器块BLKj中的串之中的第一和第二串。
[0179]参考图14，存储器块BLKj可以包括多个单元串，如参考图12和图13的描述，该多个单元串的每一个包括通过管栅PG彼此耦合的单个上部串和单个下部串。
[0180]在存储器块BLKj中，沿第一通道层CHl堆叠的存储器单元、一个或更多源极选择栅以及一个或更多漏极选择栅可以形成第一串ST1。沿第二通道层CH2堆叠的存储器单元、一个或更多源极选择栅以及一个或更多漏极选择栅可以形成第二串ST2。
[0181]第一和第二串STl和ST2可以被耦合到单个漏极选择线DSL和单个源极选择线SSL0第一串STl可以被耦合到第一位线BL1，且第二串ST2可以被耦合到第二位线BL2。
[0182]图14示出经由漏极选择栅DSGO耦合到单个漏极选择线DSL且经由源极选择栅SSGO耦合到单个源极选择线SSL的第一和第二串STl和ST2。第一和第二串STl和ST2可以分别被耦合到位线BLl和BL2。在另一实施例中，第一串STl可以被耦合到第一漏极选择线DSLl，且第二串ST2可以被耦合到第二漏极选择线DSL2。在另一实施例中，第一和第二串STl和ST2可以被公共地耦合到相同的漏极选择线DSL和单一位线BL。在这种情况下，第一串STl可以被耦合到第一源极选择线SSL1，且第二串ST2可以被耦合到第二源极选择线 SSL2。
[0183]图15是示意性例示根据本发明实施例的包括存储器控制器15000和快闪存储器16000的电子设备10000的框图。
[0184]参考图15，诸如蜂窝电话、智能电话或平板PC的电子设备10000可以包括由快闪存储器设备实现的快闪存储器16000和控制快闪存储器16000的存储器控制器15000。
[0185]快闪存储器16000可以与上面参考图12到图14描述的半导体存储器系统110相对应。快闪存储器16000可以存储随机数据。
[0186]存储器控制器15000可以由控制电子设备10000的整个操作的处理器11000控制。
[0187]可以在被处理器11000控制下操作的存储器控制器15000的控制下，通过显示器13000显示存储在快闪存储器16000处的数据。
[0188]无线电收发机12000可以通过天线ANT交换无线电信号。例如，无线电收发机12000可以将从天线ANT接收的无线电信号转换为要由处理器11000处理的信号。从而，处理器11000可以处理来自无线电收发机12000的转换的信号，并且可以将处理的信号存储于快闪存储器16000。否则，处理器11000可以通过显示器13000显示处理的信号。
[0189]无线电收发机12000可以将来自处理器11000的信号转换为无线电信号，并可以将转换的无线电信号通过天线ANT输出到外部设备。
[0190]输入设备14000可以接收用于控制处理器11000的操作的控制信号或者要由处理器11000处理的数据，并且可以通过诸如触摸垫或者计算机鼠标的定点设备、小键盘或者键盘来实现。
[0191]处理器11000可以控制显示器13000，使得通过显示器13000显示来自快闪存储器16000的数据、来自无线电收发机12000的无线电信号或者来自输入设备14000的数据。
[0192]图16是示意性例示根据本发明实施例的包括存储器控制器24000和快闪存储器25000的电子设备20000的框图。
[0193]参考图16，电子设备20000可以由数据处理设备实现，数据处理设备诸如是个人计算机(PC)、平板计算机、网-书、电子阅读器、个人数字助理(PDA)、电便携式多媒体播放器(PMP)、MP3播放器或者MP4播放器，且电子设备20000可以包括例如快闪存储器25000的快闪存储器设备和控制快闪存储器25000的操作的存储器控制器24000。
[0194]电子设备20000可以包括控制电子设备20000的整个操作的处理器21000。存储器控制器24000可以由处理器21000控制。
[0195]处理器21000可以根据来自输入设备220