一种用于集成电路芯片的熔丝读取电路的制作方法
【技术领域】
[0001]本实用新型属于电子电路设计技术领域，尤其涉及一种用于集成电路芯片的高稳定低功耗的熔丝读取电路。
【背景技术】
[0002]—般的集成电路芯片内部包含模拟模块及可配置模块。前述模块生产完成后，可能部分功能没有达到设计指标需进行校准，或者某些功能需屏蔽。若芯片内部有FLASH等可擦写存储单元，芯片功能的校准值和配置值可保存到相应的可擦写存储单元内。但可擦写单元一般面积大、工艺复杂，成本相对也高，而且对于某些对芯片体积及成本有要求的应用领域是不适用的。
[0003]为了满足芯片功能调整的需求，同时降低芯片面积，出现了熔丝技术。一般而言，熔丝技术是在芯片内部放入熔丝单元，根据芯片测试结果，熔断或者不熔断相应的熔丝单元。当芯片上电工作时，熔丝单元的值直接传递给后续寄存器，供芯片使用。但在芯片正常上电工作的过程中，熔丝单元也会一直处于工作状态，由于熔丝存在直流通路，所以一直在消耗电能。而且，如果在熔断过程中，设备没有完全熔断熔丝，熔丝单元可能会输出中间电平，导致后续寄存器读取的值存在不确定性，进而影响芯片正常工作。
【实用新型内容】
[0004]本实用新型的目的是提供一种电路结构简单、功耗低、稳定性好的用于集成电路芯片的熔丝读取电路。
[0005]为了实现上述目的，本实用新型采取如下的技术解决方案:
[0006]—种用于集成电路芯片的熔丝读取电路，包括:用于向下述熔丝存储模块和采样保持模块输出使能信号的熔丝控制模块；用于存储并输出芯片熔丝结果的熔丝存储模块；用于进行采样输出的采样保持模块；所述熔丝控制模块的一个输入端连接低频时钟信号，另一个输入端连接上电复位信号，一个输出端与所述熔丝存储模块相连，向熔丝存储模块输出熔丝读取使能信号，另一个输出端与所述采样保持模块相连，向采样保持模块输出本模块的状态信号；所述熔丝存储模块与电源相连，其输出端与所述采样保持模块相连，向采样保持模块输出芯片熔丝结果；所述采样保持模块根据选择输出结果。
[0007]作为本实用新型熔丝读取电路的一种改进:所述熔丝控制模块包括控制状态机、计数器、熔丝存储模块使能信号产生电路及采样保持模块使能信号产生电路；所述控制状态机分别与计数器、熔丝存储模块使能信号产生电路及采样保持模块使能信号产生电路相连；所述控制状态机接收低频时钟信号，并分别向所述熔丝存储模块使能信号产生电路和所述采样保持模块使能信号产生电路输出使能信号，使所述熔丝存储模块使能信号产生电路产生宽的脉冲信号给所述熔丝存储模块；使所述采样保持模块使能信号产生电路产生窄的脉冲信号给所述采样保持模块。
[0008]作为本实用新型熔丝读取电路的一种改进:所述熔丝存储模块使能信号产生电路包括寄存器单元、与门电路、缓冲器及或门电路；所述寄存器单元的一个输入端接收使能信号，另一个输入端接收时钟信号，其输出端与所述与门电路的一个输入端相连；所述与门电路的另一个输入端接收时钟信号，其输出端分别与所述缓冲器的输入端和所述或门电路的一个输入端相连；所述缓冲器的输出端与所述或门电路的另一个输入端相连；所述或门电路向所述熔丝存储模块输出脉冲信号。
[0009]作为本实用新型熔丝读取电路的一种改进:所述采样保持模块使能信号产生电路包括寄存器单元、第一与门电路、缓冲器及第二与门电路；所述寄存器单元的一个输入端接收使能信号，另一个输入端接收时钟信号，其输出端与所述第一与门电路的一个输入端相连；所述第一与门电路的另一个输入端接收时钟信号，其输出端分别与所述缓冲器的输入端及所述第二与门电路的一个输入端相连；所述缓冲器的输出端与所述第二与门电路的另一个输入端相连；所述第二与门电路向所述采样保持模块输出脉冲信号。
[0010]作为本实用新型熔丝读取电路的一种改进:所述熔丝存储模块包括电阻、NM0S晶体管及存储单元；所述电阻的一端与电源相连，另一端与NM0S晶体管的D极相连，所述NM0S晶体管的D极向外输出本模块的状态信号，NM0S晶体管的G极与熔丝控制模块的熔丝存储模块使能信号产生电路相连，NM0S晶体管的S极与存储单元相连，存储单元的另一端接地。
[0011]作为本实用新型熔丝读取电路的一种改进:在电源和所述电阻之间并入电容，电容的另一端接地。
[0012]作为本实用新型熔丝读取电路的一种改进:采样保持模块包括多个寄存器单元和数据选择器，一个寄存器单元与一个数据选择器相连；所述寄存器单元的一个输入端接收熔丝存储模块的状态信号、另一个输入端接收熔丝控制模块的脉冲信号，输出端与所述数据选择器相连；所述数据选择器的一个输入端接收外部的CONFIG信号，一个输入端接收熔丝存储模块的状态信号，一个输入端接收外部输入数据，输出端输出被选择的数据作为结果Ο
[0013]作为本实用新型熔丝读取电路的一种改进:所述缓冲器由偶数个反相器构成。
[0014]由以上技术方案可知，本实用新型熔丝读取电路的熔丝控制模块，输入为低频时钟信号、上电复位信号，当复位信号去使能后，熔丝控制模块开始工作，向熔丝存储模块输出使能信号，启动熔丝存储模块；等待存储模块结果稳定后，向采样保持模块输出使能信号，采样并保持熔丝结果。熔丝存储模块在不使能情况下没有电源供给，从而降低芯片功耗；在使能情况下，控制开关打开，提供稳定电源，促使熔丝存储模块完成熔丝数值的输出，该数值提供给后续采样保持模块。本实用新型能很好的保护芯片，不会因为熔丝模块的引入而影响自身正常工作，同时能很好的利用熔丝的优势达到校准内部模块、配置芯片内部资源的目的。
【附图说明】
[0015]为了更清楚地说明本实用新型实施例，下面将对实施例或现有技术描述中所需要使用的附图做简单介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为本实用新型实施例的结构框图；
[0017]图2为熔丝控制模块的结构框图；
[0018]图3为熔丝存储模块使能信号产生电路的电路图；
[0019]图4为熔丝存储模块使能信号产生电路中脉冲信号的波形图；
[0020]图5为采样保持模块使能信号产生电路的电路图；
[0021]图6为采样保持模块使能信号产生电路中脉冲信号的波形图；
[0022]图7为熔丝存储模块的电路图；
[0023]图8为采样保持模块的电路图。
[0024]以下结合附图对本实用新型的【具体实施方式】作进一步详细地说明。
【具体实施方式】
[0025]如图1所示，本实用新型的熔丝读取电路包括熔丝控制模块1、熔丝存储模块2及采样保持模块3。熔丝控制模块1的一个输入端连接低频时钟信号，另一个输入端连接上电复位信号，熔丝控制模块1的一个输出端与熔丝存储模块2相连，向熔丝存储模块2输出熔丝读取使能信号，另一个输出端与采样保持模块3相连，向采样保持模块3输出本模块的状态信号。熔丝存储模块2与电源VDD相连，其输出端与采样保持模块3相连，向采样保持模块3输出芯片熔丝结果。采样保持模块3输出结果。
[0026]如图2所示，熔丝控制模块包括控制状态机1-1、计数器1-2、熔丝存储模块使能信号产生电路1-3及采样保持模块使能信号产生电路1-4。控制状态机1-1分别与计数器1-2、熔丝存储模块使能信号产生电路1-3及采样保持模块使能信号产生电路1-4相连。当芯片上电复位完毕后，使能低频率时钟，等待时钟稳定后，控制状态机1-1的复位信号解除并接收到低频时钟信号，开始工作。控制状态机1-1向熔丝存储模块使能信号产生电路1-3输出使能信号FUSE_EN，使熔丝存储模块使能信号产生电路1-3产生宽的脉冲信号FUSE_CTRL，供熔丝存储模块2使用；控制状态机1-1向采样保持模块使能信号产生电路1-4输出使能信号FUSE_EN，使采样保持模块使能信号产生电路1-4产生窄的脉冲信号SAMP_CTRL，供采样保持模块3使用，在一个完整的时钟内完成输出采样操作。为了保证输出采样的正确性，控制状态机持续输出使能信号FUSE_EN，反复进行熔丝存储的读取和采样，具体的持续时间根据熔丝控制模块内的N位计数器决定。
[0027]图3为熔丝存储模块使能信号产生电路的电路图。如图3所示，熔丝存储模块使能信号产生电路包括寄存器单元LAT、与门电路AND、缓冲器BUF及或门电路0R。寄存器单元LAT的一个输入端接收控制状态机发出的使能信号FUSE_EN，另一个输入端接收时钟信号CLOCK，其输出端与与门电路AND的一个输入端相连。与门电路AND的另一个输入端接收时钟信号CLOCK，与门电路AND的输出端分别与缓冲器BUF的输入端和或门电路0R的一个输入端相连。缓冲器BUF由偶数个反相器构成，缓冲器BUF的输出端与或门电路0R的另一个输入端相连，或门电路0R向熔丝存储模块输出脉冲信号FUSE_CTRL。
[0028]结合图3和图4，当熔丝存储模块使能信号产生电路接收到的使能信号FUSE_EN为高电平时，熔丝存储模块使能信号产生电路传递完整的时钟信号CLOCK给后续的电路元件，与门电路AND输出的信号一路经过缓冲器延迟后输入至或门电路0R，另一路不经过延迟直接输入至或门电路0R，通过或门电路0R产生一个宽的脉冲信号输出给熔丝存储模块。脉冲信号的宽度可以根据缓冲器中反相器的个数进行调节。
[0029]图5为采样保持模块使能信号产生电路的电路图。如图5所示，采样保持模块使能信号产生电路包括寄存器单元LAT、第一与门电路AND 1、缓冲器BUF及第二与门电路AND2。寄存器单元LAT的一个输入端接收控制状态机发出的使能信号FUSE_EN，另一个输入端接收时钟信号CLOCK，其输出端与第一与门电路AND1的一个输入端相连。第一与门电路AND1的另一个输入端接收时钟信号CLOCK，第一与门电路AND1的输出端分别与缓冲器BUF的输入端及第二与门电路AND2的一个输入端相连。缓冲器BUF同样由偶数个反相器构成，缓冲器BUF的输出端与第二与门电路AND2的另一个输入端相连，第二与门电路AND2向采样保持模块输出脉冲信号SAMP_CTRL。
[0030]结合图5和图6，当采样保持模块使能信号产生电路接收到的使能信号FUSE_EN为高电平时，采样保持模块使能信号产生电路传递完整的时钟信号CLOCK给后续的电路元件，第一与门电路AND1输出的信号一路经过缓冲器BUF延迟，另外一路不经