，并提供具有可调试性的存储策略实现在存储器芯片修复过程中的应用。
[0060] 如图2为该实用新型单元的模块示意图，包括RRAM单元、敏感放大器、参考电阻电 路、数据通路。fuseq为数据输出端口，en为数据输出使能，bl、si、wl为RRAM单元的位线端、 源端、字线端。
[0061 ] RRAM单元为传统的1T1R存储单元结构，如图3a，其中rcell为可变电阻，bl、sl、wl 分别为RRAM单元的位线端、源端、字线端，根据RRAM的操作方式如图3b，通过给bl、sl不同操 作电压，可变电阻在满足阻变条件即可相应的向高阻值状态或低阻值状态转换。swc_bl为 位线端开关，swc_sl为源端开关，该两者相当于sl、bl的开关，用于全局控制RRAM的端口信 号。其中：
[0062] ￥(131，81)=￥(131)-￥(81)为1?1^1单元两端的电压差，当1?1^1存储单元两端绝对电 压差V(bl，sl)大于阻变阈值时(假设阈值为IV)，其可变电阻的阻值将发生低阻变(SET态， 10K欧）；若反相电压V(sl，bl)大于lv时，其可变电阻的阻值将发生高阻变(RESET态，100K 欧）。如果两端电压小于IV时，阻值将保持当前的阻值状态。
[0063]敏感放大器(sense)为互相反馈串联的环路反相器，如图4,根据其两端信号连接 电阻阻值的不同来鉴别信号电压，并放大信号使两端数据q、qb最终保持在稳定的高电压或 低电压上，实现对数据的锁存。
[0064]参考电阻模块由一个固定阻值的电阻单元和一个匪0S三级管串联构成，如图5,其 作用是在敏感放大器开通工作时作为参考电阻，使敏感放大器能够准确的区分RRAM单元当 前的高阻或低阻状态，从而正确的鉴别两端信号并最终保持信号电位。其中vwl用于控制 匪0S管，使之能够打开到地的通路，使qb接地。根据RRAM的测试数据可知，RRAM的高阻值主 要分布在100K欧附近，但仍有少量阻值在60K附近，低阻值主要分布在10K欧附近，故此处设 定参考电阻Rref为30K，目的是能够准确的将RRAM的高阻与低阻区分。
[0065]数据通路由上拉电路和下拉电路构成，实现对输出数据fuseq端的0、1输出。如图 6,上拉电路由两个PM0S管组成，P2为弱上拉管。在输出使能EN无效(ΕΝ = 0)时，fuseq会被导 通的P1管上拉至高电平，保持缺省数据1，此时P2管也导通上拉；当输出使能信号EN=1时， nl管导通，P1管关断，n2管的状态取决于来自敏感放大器的qb信号：
[0066] 若qb为1，则n2导通，fuseq端到地的通路即导通，此时弱上拉管p2不足将fuseq拉 至高，故fuseq被下拉到地，端口数据由缺省数据1变为数据0,同时p2管关断；
[0067]反之若qb为0,则n2管不开通，此时fuseq依旧保持缺省数据1，同时P2管保持上拉 导通，fuseq继续保持数据1。
[0068] 如上述，数据通路输出端口 fuseq的值将根据qb的不同值实现对数据0、1的输出和 保持。
[0069] 图7为本实用新型单元的整体电路示意，在需要对该单元写操作时主要是通过对 RRAM单元的常规操作来实现可变电阻Rcell阻值的阻变效应，然后通过敏感放大器根据两 端的电阻不同，感应放大得到q/qb的最终数值，实现对数据的存储。对单元进行写操作时主 要包括阻变操作、初始化数据、数据感应三步骤操作：
[0070] 1、阻变操作：主要是通过常规的RRAM单元操作，对RRAM进行编程和擦除操作实现 RRAM单元的阻变发生，如图8为RRAM阻变发生操作条件，当对阻变单元两端(bl/sl)给予阻 变操作时（set擦除操作或reset编程操作），RRAM单元即实现低阻阻变或高阻阻变、否则保 持当前阻值。如此在操作RRAM之后，Rcell将固定的保持在高阻值或低阻值状态。
[0071] 2、初始化数据操作:是通过vwl打开下拉通路，将敏感放大器两端的q、qb数据下拉 到地，实现对两端数据的复位初始化操作，为之后的数据感应提供初始状态，从而保证敏感 放大器的正确工作，如图9。
[0072] 3、数据感应操作：该步骤主要是依靠敏感放大器对数据进行识别和保持，决定了 最终数据的成功写入。如上述阻变操作后，RRAM阻变单元为固定的高阻（100K)或低阻 (10K)，结合参考电阻30K，敏感放大器相当于两端q、qb分别连接两个固定阻值的电阻。经过 初始化数据后，q、qb被复位到地。此时开通敏感放大器工作时(打开vddf电压），由于电阻值 的不同，两端的数据经过敏感放大器会出现短暂的竞争过程，由于阻值的不同，电阻较小的 一方最终会被下拉至地，而另一方相应的变为高电平，最终会稳定在一个平衡状态并保持 最终的电平。如图l〇a，当RRAM单元阻变值为高阻时，经过数据感应后，阻值较小的qb将最终 为〇,而另一侧q为高电平。同理阻变为低阻时，如图l〇b所示，阻值较小的q将为0,另一侧qb 则为高电平。图l〇b为步骤1、2的控制序列。图10c为控制操作序列示意图。两个阶段分别完 成数据的初始化和数据的感应工作。具体操作时各信号状态如表1。
[0073] 表1各操作步骤信号状态及控制序列
[0074]
[0075] 如上述，根据本实用新型单元，通过对RRAM单元的阻变操作，结合敏感放大器，最 终可以实现数据〇或1的写入并存储在qb端。由于RRAM的非易失性，该实用新型单元可以实 现类似于efuse的数据存储功能。当需要芯片修复替换操作时，通过开启数据通路模块可实 现对数据的读取，进行后续工作。读数据操作可结合上述数据通路的功能描述。另外由于 RRAM可以实现多次的擦除和编程，如果出现编程错误的情况，可以对RRAM进行重复操作确 保操作的正确，所以本实用新型单元可以实现多次的数据存储和复写，大大提高了单元的 应用复用性，增加了芯片的修复机会。
【主权项】
1. 一种基于阻变存储单元RRAM的存储单元，其特征在于:包括敏感放大器、参考电阻电 路以及数据通路； 所述敏感放大器的一端连接RRAM，另一端连接参考电阻电路，敏感放大器根据两端电 阻阻值感应出q端信号和qb端信号，使敏感放大器最终在高电压态或低电压态，实现对数据 的锁存； 所述参考电阻电路用于向敏感放大器提供一个参考电阻； 所述数据通路用于通过输出端口 fuseq实现输出数据的0、1输出。2. 根据权利要求1所述的基于阻变存储单元RRAM的存储单元，其特征在于:所述敏感放 大器为互相反馈串联的环路反相器，所述敏感放大器的输入端与RRAM的位线连接。3. 根据权利要求2所述的基于阻变存储单元RRAM的存储单元，其特征在于:所述参考电 阻电路由阻值固定的电阻单元和NMOS三级管串联组成，所述参考电阻电路连接在敏感放大 器(sense)的输出端。4. 根据权利要求1或2或3所述的基于阻变存储单元RRAM的存储单元，其特征在于:所述 数据通路包括上拉电路和下拉电路， 所述上拉电路包括通过漏端连接的PMOS管P1和PMOS管P2，其中PMOS管P2为弱上拉管； 所述PMOS管P1的栅端连接数据输出使能en，所述PMOS管P2的漏端连接输出端口 fuseq; 所述下拉电路包括通过漏端连接的NMOS管η 1和NMOS管n2,所述匪OS管n2的栅端连接qb 端，所述匪OS管nl的栅端连接数据输出使能en，所述匪OS管nl的源端与PMOS管P1的漏端连 接。5. 根据权利要求4所述的基于阻变存储单元RRAM的存储单元，其特征在于:所述参考电 阻电路提供的参考电阻位于RRAM的高阻值和低阻值之间。
【专利摘要】本实用新型涉及一种基于阻变存储单元RRAM的存储单元，包括敏感放大器、参考电阻电路以及数据通路；敏感放大器的一端连接RRAM，另一端连接参考电阻电路，敏感放大器根据两端电阻阻值感应出q端信号和qb端信号，使敏感放大器最终在高电压态或低电压态，实现对数据的锁存；参考电阻电路用于向敏感放大器提供一个参考电阻；数据通路用于通过输出端口fuseq实现输出数据的0、1输出。本实用新型解决了现有的eFUSE技术工艺支持性有限、只能进行一次修复的局限性的技术问题，本实用新型通过对RRAM单元进行编程操作即可实现配置数据的存储，完成芯片的修复或调节工作。
【IPC分类】G11C13/00
【公开号】CN205177408
【申请号】CN201520911619
【发明人】王小光, 韩小炜
【申请人】西安紫光国芯半导体有限公司
【公开日】2016年4月20日
【申请日】2015年11月16日