专利名称：具有浮置栅的内存组件的制造方法
技术领域：
本发明涉及一种内存的制造方法，且特别涉及一种具有浮置栅(Floating gate)的内存组件的制造方法。
具有浮置栅结构的内存组件，例如是可电抹除且可程序只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)以及闪存(Flash memory)，在可写入、可抹除、以及断电后仍可保存数据之外，还具有集成度高的优点。因此是个人计算机和电子设备所广泛采用的内存组件。
上述具有浮置栅结构的内存组件在进行程序化(Program)时，其中一种方法称为信道热电子注入(Channel hot electron iniection)法，信道热电子注入法是在控制栅(Control gate)上施加正电压(例如是12V)以使信道(channel)打开，同时在漏极上施加一中间水平的电压(例如是6V)以形成从源极至漏极的电场，当源极与漏极间的偏压相当大时，在信道上便会产生过多的热电子，部分的热电子会穿越穿隧氧化层(Tunneling oxide)，由其边缘进入浮置栅以进行程序化。
在集成度提高的情况下，使得内存组件中的存储单元配列位置相当的接近，例如在使用单晶体管存储单元(One transistor cell，1T cell)技术的内存组件中，以信道热电子注入法对其中的一个存储单元A进行程序化时，对于存储单元A必须在控制栅施加高电压以及同时在漏极上施加电压，然而在内存组件中，与存储单元A邻接，并未进行程序化的存储单元B的漏极，与存储单元A的漏极连接于同一条位线上，由于受到漏极连结效应(Drain coupling)的影响，在存储单元B的浮置栅上也会感应到电流，而造成存储单元B产生漏电流的现象，此现象称之为漏极开关漏电流(Drain-turn-on leakage)。而且，随着内存组件信道长度(Channel length)的缩短，内存组件的漏极开关漏电流现象将随之更加严重。因此，漏极开关漏电流的存在，将导致组件可靠度(Reliability)的问题。
因此，本发明提供一种具有浮置栅的内存组件的制造方法，能够避免发生漏极开关漏电流的现象，提高组件的可靠度。
本发明提供一种具有浮置栅的内存组件的制造方法，能够应用在缩小尺寸(Scale down)的内存组件，提高内存组件的集成度。
本发明提出一种具有浮置栅的内存组件的制造方法，提供一个基底，再对该基底进行一信道掺杂步骤，以使预定形成的内存组件的实际起始电压值大于预定形成的内存组件的预定起始电压值。接着，依序在基底上形成堆栈栅以及源/漏极区以完成内存组件的制作。由于在信道掺杂步骤中，提高对基底的掺杂浓度，使得实际起始电压随之相对提高，而通过实际起始电压的提高防止漏极开关漏电流的现象。
依照本发明的较佳实施例所述，本发明的特征是在对基底进行信道掺杂步骤时，提高植入的剂量以提高基底的掺杂浓度，进而提高后续形成的内存组件的实际起始电压，以避免漏极开关漏电流现象的发生。
此外，依照本发明的具有浮置栅的内存组件的制造方法，在尺寸缩小以及集成度提高时，也能够避免漏极开关漏电流现象的发生，因此十分适合应用在制造尺寸缩小的内存组件上，提高内存组件的集成度。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明
接着，请参照图2，是在具有浮置栅的内存组件中，信道长度以及掺杂剂量对漏极开关漏电流的关系示意图，而在图2中掺杂剂量的大小关系同样为○＞●＞▲＞◆＞■。通过图2可以得知，在信道长度变短时，漏极开关漏电流的数值会随之变大。然而漏极开关漏电流的数值大小，除了信道长度本身的影响之外，尚受到离子掺杂剂量的影响，当离子掺杂剂量低时，漏极开关漏电流的数值随着信道长度的缩短呈现相当明显的增大趋势，而当离子掺杂浓度高时，即使信道长度缩短，此时也能够抑制漏极开关漏电流的增加。
因此，将上述的结果应用于具有浮置栅的内存组件的制作时，请参照图3A，提供一基底100，且在基底100上具有浅沟道隔离结构102以与组件的其余部分区隔。接着，对基底100进行一信道掺杂步骤104，以使后续形成的内存组件的实际的初始起始电压值大于预定形成的内存组件的预定的初始起始电压值。信道掺杂步骤104例如包括第一井区植入步骤、第二井区植入步骤以及起始电压调整植入步骤，其中第一井区植入步骤例如使用离子植入法，以150至350起千电子伏特左右的能量，植入剂量为1×1013至2.5×1013/cm2左右的P型掺质。第二井区植入步骤例如使用离子植入法，以100至150千电子伏特左右的能量，植入剂量为3×1013至6.5×1013/cm2左右的P型掺质。且起始电压调整植入步骤例如使用离子植入法，以20至70千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的硼离子，抑或是以100至400千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的BF2离子。而信道掺杂步骤对基底的掺杂浓度为1.5×1018至5.5×1018/cm3左右。
由于在此步骤中，对基底100进行信道掺杂步骤104时提高植入的剂量，使得基底100的掺杂浓度提高，进而使得后续形成的内存组件的实际起始电压值大于预定形成的内存组件的预定起始电压值。而通过实际的初始起始电压的提高，避免漏极开关漏电流现象的发生。
接着，请参照
图1B，在基底100上形成堆栈栅106，其中堆栈栅106是由穿隧氧化层、浮置栅、氧化介电层、控制栅所形成，再在堆栈栅106两侧的基底100中形成源/漏极108，再依照公知的工艺形成具有浮置栅的内存件，其中所形成的具有浮置栅的内存组件例如是可电抹除且可程序只读存储器以及闪存其中任一。在通过前述的信道掺杂步骤104调整初始起始电压后，此时最后所形成的实际的初始起始电压例如为3.5至5.5伏特左右，大于公知未调整时的1.5至3伏特。
综上所述，本发明的优点是在对基底进行起始电压调整步骤时提高离子植入的剂量。使得基底的掺杂浓度提高，进而提高后续形成的具有浮置栅的内存组件的初始起始电压。而即使内存组件的信道长度缩短，也能够通过初始起始电压的提高，避免漏极开关漏电流现象的发生。
此外，由于本发明的具有浮置栅的内存的制造方法，能够通过初始起始电压的提高，避免漏极开关漏电流的发生，因此十分适合应用在尺寸缩小的内存组件上，进而提高内存组件的集成度。
虽然本发明已以一较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该项技术的人员，在不脱离本发明的精神和范围内，可作少许的更动与润饰，但本发明的保护范围应当以权利要求所限定的为准。
权利要求
1. 一种具有浮置栅的内存组件的制造方法，其特征在于该方法包括下列步骤提供一基底；对该基底进行一信道掺杂步骤，该信道掺杂步骤使预定形成的该具有浮置栅的内存组件的一实际起始电压值大于预定形成的该具有浮置栅的内存组件的一预定的起始电压值；在该基底上形成一堆栈栅；在该基底中形成一源/漏极区。
2. 根据权利要求1所述的具有浮置栅的内存组件的制造方法，其特征在于该信道掺杂步骤包括一第一井区植入步骤、一第二井区植入步骤、一起始电压调整植入步骤。
3. 根据权利要求2所述的具有浮置栅的内存组件的制造方法，其特征在于该第一井区植入步骤包括使用离子植入法，以150至350千电子伏特左右的能量，植入剂量为1×1013至2.5×1013/cm2左右的P型掺质。
4. 根据权利要求2所述的具有浮置栅的内存组件的制造方法，其特征在于该第二井区植入步骤包括使用离子植入法，植入能量在100至150千电子伏特左右，植入掺质为P型掺质。
5. 根据权利要求2项所述的具有浮置栅的内存组件的制造方法，其中该起始电压调整植入步骤包括使用离子植入法，以20至70千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的硼离子。
6. 根据权利要求2所述的具有浮置栅的内存组件的制造方法，其特征在于该起始电压调整植入步骤包括使用离子植入法，以100至400千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的BF2。
7. 一种降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该方法包括下列步骤提供一基底；对该基底进行一信道掺杂步骤，该信道掺杂步骤使预定形成的该具有浮置栅的内存组件的一实际起始电压值大于预定形成的该具有浮置栅的内存组件的一预定的起始电压值。
8. 根据权利要求7所述的降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该信道掺杂步骤包括一第一井区植入步骤、一第二井区植入步骤、一起始电压调整植入步骤。
9. 根据权利要求8所述的降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该第一井区植入步骤包括使用离子植入法，以150至350千电子伏特左右的能量，植入剂量为1×1013至2.5×1013/cm2左右的P型掺质。
10. 根据权利要求8所述的降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该第二井区植入步骤包括使用离子植入法，以100至150千电子伏特左右的能量植入，植入掺质为P型掺质。
11. 根据权利要求8所述的降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该起始电压调整植入步骤包括使用离子植入法，以20至70千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的硼离子。
12. 根据权利要求8所述的降低具有浮置栅的内存组件的漏极开关漏电流的方法，其特征在于该起始电压调整植入步骤包括使用离子植入法，以100至400千电子伏特左右的能量，植入剂量为5×1012至25×1012/cm2左右的BF2。
全文摘要
一种具有浮置栅的内存组件的制造方法,提供一个基底,并对基底进行一信道掺杂步骤,以使预定形成的内存组件的实际起始电压值大于预定形成的内存组件的预定起始电压值。接着,依序在基底上形成堆栈栅以及源/漏极区以完成内存组件的制作。通过实际起始电压值的提高,避免漏极开关漏电流的现象。
文档编号H01L21/70GK1327264SQ0112935
公开日2001年12月19日 申请日期2001年6月13日 优先权日2001年6月13日
发明者范左鸿, 卢道政, 蔡文哲, 潘正圣 申请人:旺宏电子股份有限公司