专利名称：金属内连线的制造方法
技术领域：
本发明涉及一种半导体集成集成电路的制造技术，且特别是涉及一种金属内连线的制造方法。
背景技术：
半导体集成电路的制造过程是极其复杂的过程，目的在于将特定电路所需的各种电子元件和线路，缩小制作在一小面积基底上。其中，各个元件必须借助适当的内连导线(interconnect)来作电性连接，方能发挥所期望的功能。一般所谓集成电路的金属化制造过程(metallization)，除了制作各层导线图案之外，并借助介层窗(contact/via)构造，以作为元件接触区与导线之间，或是多层导线之间联系的通道。近年来，为配合元件尺寸缩小化的发展，具有低介电常数(low-k)的有机聚合物材料，已逐渐被应用来作为余属层间介电层(inter-metal dielectric)，以降低元件的寄生电容和RC延迟，从而提高集成电路的操作效率。在现有技术中用来作为金属间介电层的材料包括有电浆氧化硅(PE-OX；plasma enhanced oxide)、电浆四乙氧基硅玻璃(PE-TEOS；plasmaenhanced tetraethyl orthosilicate glass)、旋涂式玻璃、低介电常数的介电材(如Dow-Coring公司生产的Fox-15)等。深次微米制造过程的发展更突显出某些特定半导体制造过程技术的重要性，如微影和干式蚀刻寻制造过程。高精密型曝光仪器和高感光材料的发展已使光阻层上的次微米影像可以容易地获得，再者，先进干式蚀刻的设备与技术应用于超大型集成电路晶片的制造上亦使光阻层上的次微米影像可以精确地描摹至其下的被蚀刻材。然而，要更缩小半导体晶片的尺寸除了上述先进制造过程技术的创新外，亦须研发其他特殊制造过程或结构。
随着半导体制造过程技术发展，线宽及接触窗的尺寸愈来愈小，微影方面为达到要求，须加入介电抗反射层(dielectric anti-reflection coating，DARC)并降低光阻厚度，以达到其所需的解析度。一般介电抗反射层以硅为主成分，调整所含氮、钾成分，可以为氧化硅(SiOx)、氮氧化硅(SiON)、掺碳氧化硅(SiOC)等。蚀刻方面因为无适当方式提升光阻层与抗反射层间的蚀刻选择性，且光阻厚度降低，且制造过程上的深宽比愈来愈大，于是造成临界尺寸(critical dimension)损失严重及被蚀刻层条纹(striated)发生等问题。在一般集成电路制造过程的蚀刻程序中，由于光阻层与被蚀刻层间的蚀刻选择性不大，因此用来当作掩膜的光阻层也会在蚀刻过程中受到损伤而减少厚度，而造成不佳的光阻层与抗反射层间的蚀刻选择性及蚀刻停止。
如图1所示，一般现有在基底或半导体元件10、低介电常数的介电层12上，形成微影与蚀刻制造过程中的抗反射层14时，通常是以甲硅烷(SiH4)与二氧化碳作为前趋物，并选择性的以氦气作为载气，而沉积得到高含碳量的抗反射层14，然而当以光阻层16图案作为掩膜蚀刻这种高含碳量的抗反射层14以及蚀刻介电层12时，常会有蚀刻停止的问题，特别是在图案密度较为稀疏的疏离式介层窗蚀刻(iso via etch)时，而造成介层窗开口的困难。上述问题亟需有效的改进方法。
发明内容
有鉴于此，本发明所要解决的技术问题在于提供一种金属内连线的制造方法，上述方法是在抗反射层的前趋物中加入氢气，使氢与过多的碳结合，而减少硅一碳键结的浓度，并在蚀刻介电层的同时或之后，加上氢气的电浆处理程序，使得介层窗蚀刻程序不会有低图案密度依存性的问题发生，也就是说，在图案密度较为稀疏的疏离式介层窗蚀刻时，不会再发生介层窗开口不全的问题。此外，亦可避免如凯文式介层窗(Kelvin iso via)的电容延迟效应。
为实现上述的目的，本发明提出一种金属内连线的制造方法，适用于一半导体基底，其表面上包含有一低介电常数介电层，此方法包括下列步骤在该低介电常数介电层表面施行一沉积程序，以形成一无氮抗反射层，其中上述沉积程序是采用含硅气体与含氧气体，加上氢气的混合气体作为反应气体；以一光阻层图案作为掩膜蚀刻该无氮抗反射层；以及以该光阻层及该无氮抗反射层图案作为掩膜蚀刻该低介电常数介电层，以得到一介层窗或沟槽，其中在上述处理过程中或之后加上一氢气的电浆处理程序。
为了让本发明的上述和其他目的、特征、及优点能更明显易懂，下文特举若干较佳实施例，并配合其相应附图，作详细说明如下
图1为一剖面图，用以说明现有技术。
图2A-图2E为根据本发明实施例的蚀刻低介电常数材料的方法中，先做介层窗的制造流程剖面图。
图3A-图3E为根据本发明实施例的蚀刻低介电常数材料的方法中，先做沟槽的制造流程剖面图。
具体实施例方式
本实施例是根据本发明的方法应用在镶嵌结构的铜金属内连线制造过程上，一般双镶嵌铜制造过程大致可归纳为三种1)先做沟槽(Trench first)的制造过程，2)先做介层窗(via first)的制造过程，以及3)自动对准(self-aligned)制造过程。为方便起见，以下仅以先做介层窗的制造过程为例进行说明，但熟悉此技艺人士亦可应用于其他制造过程。
请参照图2A，其显示本实施例的起始步骤。标号100的部分，可能包含数层金属内连线与多个电性上相互连接的半导体元件，如MOS电晶体、电阻、逻辑元件等，为简化图式起见，金属间介电层102以下的半导体基底与集成电路元件仅以标号100代表。
金属间介电层102代表一低介电层常数的介电材料，通常是掺碳或掺氢的氧化硅(SiOCH)类介电材料，例如氢掺杂氧化层(HSQ，hydrogensilses-quioxane)、甲基掺杂氧化层(MSQ；methyl silsesquioxane)、氢掺杂聚氧化层(H-PSSQ；hydrio polysilsesquioxane)、甲基掺杂聚氧化层(M-PSSQ；methyl polysilsesquioxane)、苯基掺杂聚氧化层(P-PSSQ；phenylpolysilsesquioxane)、掺氟聚对二甲苯醚(FLARE；Allied Signal或MicrowaveMaterials产制)、芳香族碳氢化合物(SiLK；Dow Chemical产制)、干凝胶(Xerogel)、超微孔玻璃(Nanoglass)、及聚芳烯醚-2(PAE-2)等。上述材料的介电常数一般在3左右，但范围可介于1-4之间。此介电层可以化学气相沉积(CVD)，或是以旋涂(spin coating)的方式沉积在基底上，然后经过固化(curing)形成如图中所示的介电膜。
接下来，本发明利用一沉积程序，在上述低介电常数的金属间介电层上形成一无氮抗反射层104，上述沉积程序是采用含硅气体与含氧气体，加上氢气的混合气体作为反应气体。上述氢气的气体流量介于10-10,000sccm之间，以500sccm为佳。上述的含硅气体包括(但不限于)，例如甲硅烷(SiH4)、乙硅烷(Si2H6)、三甲基硅烷(trimethylsilane)、或四甲基硅烷(tetramethylsilane)，以甲硅烷为佳。上述含硅气体的气体流量介于10-10,000sccm之间，以400sccm为佳。上述的含氧气体包括(但不限于)，例如二氧化碳(CO2)、一氧化碳(CO)、氧气(O2)、水(H2O)、过氧化氢(H2O2)，以二氧化碳为佳。上述含氧气体的气体流量介于10-10,000sccm之间，以1,000为佳。上述的沉积程序亦可利用氦或氩作为载气。根据本发明方法，此沉积程序可以一般化学，气相沉积法施行，其中该处理时间介于1-1,000秒之间；操作压力介于0.1MTorr-100Torr之间，以5Torr为佳；操作功率介于10-10,000Watt之间，以600Watt为佳；操作频率介于10KHz-14GHz之间，以13.56MHz为佳；操作温度介于10-1,000℃之间，以350℃为佳。上述的沉积程序是借助加入氢气，使氢与过多的碳结合，而减少硅—碳键结的浓度。
请参照图2B，接下来，以旋转涂布方法形成一光阻层106覆盖在无氮抗反射层104表面上，并以一微影成像程序定义出蚀刻图案。之后，再利用上述光阻层106图案当作掩膜，蚀刻无氮抗反射层104，以形成所需的蚀刻图案。
请参照图2C，利用上述光阻层106及无氮抗反射层104图案当作掩膜，蚀刻低介电常数介电层102，以形成一介层窗A。在进行蚀刻的过程中或之后，可以施行一氢气的电浆处理程序，将可防止蚀刻中断，因而避免电容电阻延迟效应(RC delay)。
除去光阻层106之后，接下来依照传统镶嵌式制造过程，以微影与蚀刻方法形成一沟槽，进行全面性的沉积，以在内连线介层窗与沟槽的底部与侧璧形成一金属阻障层108。此阻障层108可帮助后续金属的附著并防止其扩散，对铜而言，适当的扩散阻障层材料包括钽(Ta)，氮化钽(TaN)，氮化钨(WN)，或是现有制造过程中常用的氮化钛(TiN)等。接着，以化学气相沉积法(CVD)、物理气相沉积，法(PVD)，或电镀沉积法(Electroplating)在阻障层108上沉积铜金属层110，并使其填满前述的内连线沟槽。较佳者，可利用离子化金属电浆(IMP)先在基底上沉积一层厚约300-1500埃的晶种层，然后再以电镀法完成铜导电层的沉积。通常阻障层与晶种层的沉积程序可在多腔反应室(cluster chamber)的不同腔中依序完成而不破真空，借以提高制造过程的可靠度与产能。
完成阻障层108与铜金属层110的沉积后，以化学机械研磨法进行平坦化，将内连线介层窗与沟槽以外的铜金属层110与阻障层108去除，即可得到第2E图所示出结构。研磨的过程包括铜金属的研磨、阻障层的研磨、以及最后一道氧化物抛光(oxide buffing)的手续，其中各阶段是使用不同的研磨浆液。
实施例2先做沟槽的制造过程请参照图3A，其显示本实施例的起始步骤。标号200的部分，可能包含多层金属内连线与多个电性上相互连接的半导体元件，如MOS电晶体、电阻、逻辑元件等，为简化图式起见，金属间介电层202以下的半导体基底与集成电路元件仅以标号200代表。
金属间介电层202代表一低介电层常数的介电材料，通常是硅氧碳氢(SiOCH)类介电材料，例如氲掺杂氧化层(HSQ，hydrogen silses-quioxane)、甲基掺杂氧化层(MSQ；methyl silsesquioxane)、氢掺杂聚氧化层(H-PSSQ；hvdrio polysilsesquioxane)、甲基掺杂聚氧化层(M-PSSQ；methylpolysilsesquioxane)、苯基掺杂聚氧化层(P-PSSQ；phenyl polysilsesquioxane)、掺氟聚对二甲苯醚(FLARE；Allied Signal或Microwave Materials产制)、芳香族碳氢化合物(SiLK；Dow Chemical产制)、干凝胶(Xerogel)、超微孔玻璃(Nanoglass)、及聚芳烯醚-2(PAE-2)等。上述材料的介电常数一般在3左右，但范围可介于1-4之间。此介电层可以化学气相沉积(CVD)，或是以旋涂(spin coating)的方式沉积在基底上，然后经过固化(curing)形成如图中所示的介电膜。
接下来，本发明利用一沉积程序，在上述低介电常数的金属间介电层上形成一无氮抗反射层204，上述沉积程序是采用含硅气体与含氧气体，加上氢气的混合气体作为反应气体。上述氢气的气体流量介于10-10,000sccm之间，以500sccm为佳。上述的含硅气体包括(但不限于)，例如甲硅烷(SiH4)、乙硅炕(Si2H6)、三甲基硅烷(trimethylsilane)、或四甲基硅烷(tetramethylsilane)，以甲硅烷为佳。上述含硅气体的气体流量介于10-10,000sccm之间，以400sccm为佳。上述的含氧气体包括(但不限于)，例如二氧化碳(CO2)、一氧化碳(CO)、氧气(O2)、水(H2O)、过氧化氢(H2O2)，以二氧化碳为佳。上述含氧气体的气体流量介于10-10,000sccm之间，以1,000为佳。上述的沉积程序亦可利用氦或氩作为载气。根据本发明方法，此沉积程序可以一般化学气相沉积法施行，其中该处理时间介于1-1,000秒之间；操作压力介于0.1MTorr-100Torr之间，以5Torr为佳；操作功率介于10-10,000watt之间，以600Watt为佳；操作频率介于10KHZ-14GHz之间，以13.56MHz为佳；操作温度介于10-1,000℃之间，以350℃为佳。上述的沉积程序是借助加入氢气，使氢与过多的碳结合，而减少硅—碳键结的浓度。
请参照图3B，接下来，以旋转涂布方法形成一光阻层206覆盖在无氮抗反射层204表面上，并以一微影成像程序定义出蚀刻图案。之后，再利用上述光阻层206图案当作掩膜，蚀刻无氮抗反射层204，以形成所需的蚀刻图案。
请参照图3C，利用上述光阻层206及无氮抗反射层204图案当作掩膜，蚀刻低介电常数介电层202，以形成一沟槽B。在进行蚀刻的过程中或之后，可以施行一氢气的电浆处理程序，将可防止蚀刻中断，因而避免电容电阻延迟效应(RC delay)。
除去光阻层206之后，接下来依照传统镶嵌式制造过程，以微影与蚀刻程序形成一介层窗，进行全面性的沉积，以在内连线介层窗与沟槽的底部与侧壁形成一金属阻障层208。此阻障层208可帮助后续金属的附著并防止其扩散，对铜而言，适当的扩散阻障层材料包括钽(Ta)，氮化钽(TaN)，氮化钨(WN)，或是现有制造过程中常用的氮化钛(TiN)等。接着，以化学气相沉积法(CVD)、物理气相沉积法(PVD)，或电镀沉积法(Electroplating)在阻障层208上沉积铜金属层210，并使其填满前述的内连线沟槽。较佳者，可利用离子化金属电浆(IMP)先在基底上沉积一层厚约300-1500埃的晶种层，然后再以电镀法完成铜导电层的沉积。通常阻障层与晶种层的沉积程序可在多腔反应室(cluster chamber)的不同腔中依序完成而不破真空，借以提高制造过程的可靠度与产能。
完成阻障层208与铜金属层210的沉积后，以化学机械研磨法进行平坦化，将内连线介层窗与沟槽以外的铜金属层210与阻障层208去除，即可得到图3E所示的结构。研磨的过程包括铜金属的研磨、阻障层的研磨、以及最后一道氧化物抛光(oxide buffing)的手续，其中各阶段是使用不同的研磨浆液。
结果以上的实施例1与2中无氮抗反射层104与204分别的FTIR光谱结果可知，硅-碳/硅-氧比率位于1250cm-1附近者皆应小于18％。因此，添加氢气的沉积程序的确降低硅-碳键结的浓度。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以本专利申请的权利要求的范围为准。
权利要求
1.一种金属内连线的制造方法，适用于一半导体基底，其表面上包含有一低介电常数介电层，此方法包括下列步骤(a)在该低介电常数介电层表面形成一无氮抗反射层；(b)以一光阻层图案作为掩膜蚀刻该无氮抗反射层；以及(c)以该光阻层及该无氮抗反射层图案作为掩膜蚀刻该低介电常数介电层，以得到一开口。
2.如权利要求1所述的金属内连线的制造方法，其特征在于，所述的步骤(a)中形成无氮抗反射层是采用含硅气体与含氧气体，加上氢气的混合气体作为反应气体所沉积形成。
3.如权利要求2所述的金属内连线的制造方法，其特征在于，所述的含硅气体包括甲硅烷SiH4、乙硅烷Si2H6、三甲基硅烷或四甲基硅烷。
4.如权利要求3所述的金属内连线的制造方法，其特征在于，所述的含硅气体包括甲硅烷。
5.如权利要求3所述的金属内连线的制造方法，其特征在于，所述的含氧气体包括二氧化碳、一氧化碳、氧气、水、过氧化氢。
6.如权利要求5所述的金属内连线的制造方法，其特征在于，所述的含氧气体包括二氧化碳。
7.如权利要求3所述的金属内连线的制造方法，其特征在于，所述的沉积更包括一氦气或氩气作为载气。
8.如权利要求1所述的金属内连线的制造方法，其特征在于，所述的步骤(c)的处理过程中加上一氢气的电浆处理程序。
9.如权利要求1所述的金属内连线的制造方法，其特征在于，所述的步骤(c)的后更包括步骤(d)以一氢气的电浆处理程序处理该开口。
l0.如权利要求1所述的金属内连线的制造方法，其特征在于，所述的步骤(c)的开口为一介层窗。
11.如权利要求1所述的金属内连线的制造方法，其特征在于，所述的步骤(c)的开口为一沟槽。
全文摘要
本发明揭示一种金属内连线的制造方法，适用于一半导体基底，其表面上包含有一低介电常数介电层，此方法包括下列步骤在该低介电常数介电层表面施行一沉积程序，以形成一无氮抗反射层，其中上述沉积程序是以含硅与含氧气体，加上氢气的混合气体作为反应气体；以一光阻层图案作为掩膜蚀刻该无氮抗反射层；以及以该光阻层及该无氮抗反射层图案作为掩膜蚀刻该低介电常数介电层，其中在上述处理同时或之后加上一氢气的电浆处理程序，以得到一介层窗或沟槽。
文档编号H01L21/70GK1485896SQ02144078
公开日2004年3月31日 申请日期2002年9月29日 优先权日2002年9月29日
发明者包天一, 黎丽萍, 章勋明 申请人:台湾积体电路制造股份有限公司