有源元件阵列基板及其制造方法

专利名称：有源元件阵列基板及其制造方法
技术领域：
本发明涉及一种有源元件阵列基板及其制造方法，且特别涉及一种能减 少工艺所需的光掩模程序次数的薄膜晶体管阵列基板的制造方法。
背景技术：
液晶显示器(liquid crystal display, LCD)因具有高画质、体积小、重量 轻、低电压驱动、低消耗功率及应用范围广等优点，故广泛地应用于如便携 式电视、移动电话、笔记本型计算机、台式显示器等消费性电子产品中，成 为显示器的主流。一般液晶显示器，以薄膜晶体管液晶显示器为例，主要是由薄膜晶体管 阵列基板、彩色滤光阵列基板及液晶层所组成。其中，薄膜晶体管阵列基板 由多个以阵列排列的薄膜晶体管及与各薄膜晶体管相应配置的像素电极 (pixel electrode)所组成，并通常通过一栅极导线与一数据导线来控制阵列 上个别的像素单元。然而，随着元件微型化的趋势，为了在更小的基板面积上仍能提供较佳 的开口率， 一般使用平坦化工艺来制造薄膜晶体管阵列基板。在传统制造薄 膜晶体管阵列基板的平坦化工艺中，通常必须利用五至六道光刻工艺(photolithography)(或所谓的"光掩模工艺(mask)")来制得所需的阵 列基板。其中各道光刻工艺包括阻剂涂布、使用图案化光掩模、阻剂曝光、 阻剂显影、膜层蚀刻、以及去除残留阻剂等相关步骤，以下以"光掩模工艺(mask)"统称之。以制造薄膜晶体管有源阵列基板为例，公知技术首先应用第一道光掩模 工艺(所用的光掩模例如为二元光掩模)，以于基板上形成一图案化第一金 属层，作为栅极、栅极导线与栅极连接焊盘；接着，再依次沉积一第一绝缘 层及一半导体层，并应用第二道光掩模工艺，以于栅极上方的第一绝缘层上 定义出经图案化的半导体层。之后，再沉积一第二金属层，并应用第三道光第二金属层，以形成源/漏极、存储电极、数据导线及数 据连接焊盘；随后继续沉积一第二绝缘层，再利用第四道光掩模工艺以产生 多个适当深度的开口，作为金属接触窗口。最后，沉积一导电层，并应用第 五道光掩模工艺以图案化该导电层作为像素电极，至此方完成薄膜晶体管阵 列基板的制作。其中，有些己知方法于图案化第二金属层之后，会额外沉积 一保护层并进行另一道光掩模工艺；如此，则共涉及六道光掩模工艺，如美 国专利第6,862,070 Bl号中所述。如上所述，公知制备阵列基板的技术须采用至少五道光掩模工艺。然而， 这样的制作方式的复杂性高，且每道光掩模图案必须精确地对准。尤其，随 着元件微型化的趋势，当工艺中涉及多次图样对准，整体工艺的困难度则又 更高；若任一道光掩模的对准有所偏差，则所制造出来的元件将会偏离原先 的设计，而使元件效能大幅降低，造成合格率劣化和成本提升。因此，发展 出一种既能减少光掩模使用数量，又能维持微型光学元件的高光学效能的新 颖技术，实为业界所殷切期盼。发明内容因此，本发明人提供一种制造阵列基板的方法，该方法在达到减少光掩 模的目的以降低成本的前提下，仍能提供一种具有良好光学效率的阵列基 板。本发明的一目的在于提供一种有源元件阵列基板的制造方法，以降低制 作有源元件阵列基板所需的工艺成本。首先，提供一基板，再形成一图案化 第一金属层于该基板上，该图案化第一金属层包含多条栅极导线、以及与该 些栅极导线相连接的多个栅极及多个栅极连接焊盘。接着，依序形成一第一 绝缘层于该基板与该图案化第一金属层上、 一图案化半导体层于部分该第一 绝缘层上、及一图案化金属复层于该第一绝缘层与该图案化半导体层上，其 中该图案化金属复层包含多条数据导线、多个漏极、多个存储电极、以及与 这些数据导电连接的多个源极与多个数据连接焊盘，这些源极与这些漏极位 于这些栅极上方，且这些中的各漏极与这些中的各存储电极分别具一漏极开 口与一存储电极开口 ，其中这些漏极开口与这些存储电极开口均暴露出部分 该图案化半导体层。随后，形成一第二绝缘层并图案化该第二绝缘层与该第一绝缘层，以暴露这些漏极开口的一部分、这些存储电极开口的一部分、这 些数据导线的一部分、这些数据连接焊盘的一部分、这些栅极导线的一部分、 以及这些栅极连接焊盘的一部分。然后，进行一蚀刻工艺，以选择性移除这 些经暴露的部分该图案化金属复层。最后，形成一图案化导电层，其包含分 别电性连结于这些漏极的多个像素电极。在本发明制造方法的一实施例中，形成该图案化半导体层于对应于这些 栅极上方的该第一绝缘层上、对应于这些漏极下方的部分该第一绝缘层上、 以及对应于这些存储电极下方的部分该第一绝缘层上。在本发明制造方法的一实施例中，形成这些数据导线与这些数据连接焊 盘于该第一绝缘层上，且这些数据导线与这些栅极导线相交。在本发明制造方法的一实施例中，形成该图案化半导体层与形成该图案 化金属复层的步骤包含于该第一绝缘层上形成一半导体层；图案化该半导 体层以形成该图案化半导体层；于该第一绝缘层与该图案化半导体层上形成 一金属复层；以及图案化该金属复层以形成该图案化金属复层。在本发明制造方法的一实施例中，形成该图案化半导体层与形成该图案 化金属复层的步骤包含于该第一绝缘层上依序形成一半导体层与一金属复 层；以及使用半调型(half-tone)光掩模工艺、灰调型(gmy-tone)光掩模 工艺或减弱式相转移光掩模(attenuated phase-shift mask， APSM)工艺将该 半导体层与该金属复层图案化，以同时形成该图案化半导体层与该图案化金 属复层。在本发明制造方法的一实施例中，各该存储电极分别连接于各该像素电极。在本发明制造方法的一实施例中，形成由上而下包含一第二金属层及一 第三金属层的该图案化金属复层。在本发明制造方法的一实施例中，该第二金属层为一铝层，该第三金属 层为一钛层、 一钼层、或钛钼合金层。在本发明制造方法的一实施例中，使用湿式或干式蚀刻进行上述蚀刻工 艺步骤，以移除这些经暴露的部分该第二金属层而形成底切结构。在本发明方法的一实施例中，形成由一上金属层与一下金属层所构成的 该图案化第一金属层。在本发明制造方法的一实施例中，该上金属层为一铝层，该下金属层为 一钛层、 一钼层、或钛钼合金层。在本发明制造方法的一实施例中，使用湿式或干式蚀刻进行上述蚀刻工 艺步骤，以移除这些经暴露的部分该上金属层而形成底切结构。在本发明方法的一实施例中，这些存储电极的位置与这些栅极导线的位 置由上而下观之为部分重叠。在本发明方法的一实施例中，该图案化第一金属层还包含多条共享导 线、以及与这些共享导线相连接的多个共享连接焊盘，且这些存储电极的位 置与这些共享导线的位置由上而下观之的为部分重叠。本发明的另一目的在于提供一种有源阵列基板，其由下而上依序包含 一基板、 一图案化第一金属层、 一图案化第一绝缘层、 一图案化半导体层、 一图案化金属复层、 一图案化第二绝缘层、以及一图案化导电层。其中，各 层与其所含元件的彼此相对位置实质上如上所述。该图案化第一金属层包含 多条栅极导线以及与这些栅极导线相连接的多个栅极与多个栅极连接焊盘。 该图案化金属复层包含多条数据导线、多个漏极、多个存储电极以及与这些 数据导线相连接的多个源极与多个数据连接焊盘；其中这些源极与这些漏极 位于这些栅极上方，且这些中的各漏极与这些中的各存储电极分别具一漏极 开口与一存储电极开口 ，且这些漏极开口与这些存储电极开口均暴露出部分 该图案化半导体层。另外，该图案化第二绝缘层与该图案化第一绝缘层暴露 出这些漏极开口的一部分、这些存储电极开口的一部分、这些数据导线的一 部分、这些数据连接焊盘的一部分、这些栅极导线的一部分、以及这些栅极 连接焊盘的一部分；同时，这些经暴露的该图案化金属复层具有一底切结构。 至于该图案化导电层，其包含分别电性连接于这些漏极的多个像素电极。在本发明阵列基板的一实施例中，该图案化半导体层位于对应于这些栅极上方的该第一绝缘层上、对应于这些漏极下方的部分该第一绝缘层上、以 及对应于这些存储电极下方的部分该第一绝缘层上。在本发明阵列基板的一实施例中，这些数据导线与这些数据连接焊盘位 于该第一绝缘层上，且这些数据导线与这些栅极导线相交。在本发明阵列基板的一实施例中，该图案化金属复层由上而下包含一第 二金属层及一第三金属层，其中该第二金属层为一铝层，该第三金属层为一钛层、 一钼层、或钛钼合金层。在本发明阵列基板的一实施例中，该第二金属层具有底切结构。 在本发明阵列基板的一实施例中，该图案化第一金属层由一上金属层与一下金属层所构成，其中该上金属层为一铝层，该下金属层为一钛层、 一钼层、或钛钼合金层。在本发明阵列基板的一实施例中，该上金属层具有底切结构。 在本发明阵列基板的一实施例中，这些存储电极的位置与这些栅极导线的位置由上而下观之为部分重叠。在本发明阵列基板的一实施例中，该图案化第一金属层还包含多条共享导线、以及与这些共享导线相连接的多个共享连接焊盘，且这些存储电极的位置与这些共享导线的位置由上而下观之为部分重叠。在参阅附图及随后描述的实施方式后，本发明所属技术领域中普通技术人员应当可轻易了解本发明的基本精神及其他发明目的，以及本发明所采用的技术手段与优选实施方式。


图1为本发明的实施方式一的有源元件阵列基板的第一道光掩模工艺的 俯视图。图2A至图2C分别为图1中沿剖线AA'、 BB，及CC'的剖面图。 图3为本发明的实施方式一的有源元件阵列基板的第二道光掩模工艺的 俯视图。图4A至图4C分别为图3中沿剖线AA，、 BB，及CC，的剖面图。 图5为本发明实施方式一的有源元件阵列基板的第三道光掩模工艺的俯 视图。图6A至图6C分别为图5中沿剖线AA，、 BB，及CC，的剖面图。 图7为本发明实施方式一的有源元件阵列基板的第四道光掩模工艺的俯 视图。图8A至8C分别为图7中沿剖线AA，、 BB，及CC，的剖面图。 图9为本发明实施方式二的有源元件阵列基板的第一道光掩模工艺的俯 视图。图10A至10C分别为图9中沿剖线AA，、 BB，及CC，的剖面图。 图11为本发明实施方式二的有源元件阵列基板的第二道光掩模工艺的 俯视图。图12A至12C分别为图11中沿剖线AA，、 BB，及CC，的剖面图。 图13为本发明实施方式二的有源元件阵列基板的第三道光掩模工艺的 俯视图。图14A至14C分别为图13中沿剖线AA，、 BB，及CC，的剖面图。 其中，附图标记说明如下 111, 121栅极连接焊盘 112， 122栅极113, 123栅极导线114, 124沟道区 221,321基板223， 323图案化第一金属层223a， 323a上金属层223b, 323b下金属层225， 325第一绝缘层225'， 325'图案化第一绝缘层227， 115， 116, 327图案化半导体层229， 329图案化金属复层229a， 329a第二金属层229b， 329b第三金属层231，331漏极开口233,333存储电极开口235， 335图案化第二绝缘层237,337图案化导电层238,338像素电极239a, 239b, 239c， 239d开口313,322数据导线311,324数据连接焊盘339a， 339b, 339c， 339d开口 421， 423源极 431， 433漏极 441,443存储电极具体实施方式
具体而言，本发明提供一种有源元件阵列基板的制造方法，主要用于形 成一具有底切结构的阵列基板，特别是薄膜晶体管阵列基板，并因该结构达 到减少光掩模使用并縮短工艺时间的目的，同时该阵列基板具有极高开口 (ultra high aperture, UHA)的特性。为使本发明的有源元件阵列基板制造方法便于了解，以俯视透视图，即 图7及图13，显示本发明的有源元件阵列基板。另外，同时以俯视图及剖面 图示例说明本发明的实施方式；其中，图l、图3、图5、图9及图11显示 本发明方法各步骤中有源元件阵列基板的俯视图，其余各图为对应于各步骤 的俯视图沿着切线(AA'、 BB，及CC，)所得的剖面图。具体地讲，AA，切 线对应图2A、图4A、图6A与图8A以及图IOA、图12A与图14A; BB， 切线对应图2B、图4B、图6B与图8B及图IOB、图12B与图14B;以及 CC'切线对应图2C、图4C、图6C与图8C以及图IOC、图12C与图14C。 此外，为简化起见，俯视图示出整个有源元件阵列基板的一个阵列区块，以 为示例。实施方式一[步骤一]参考图1及图2A至图2C，首先，在基板221上形成一图案化第一金属 层223。根据本发明，基板221可为例如一玻璃基板或塑料基板，图案化第 一金属层223可为一单金属层或复金属层；于此实施方式中，图案化第一金 属层223由一上金属层223a及一下金属层223b所构成，上金属层223a的 材料可为例如铝，下金属层223b的材料则可为例如钛、钼、或两者的合金。采用如化学气相沉积法先沉积一第一金属层(未示出)，其后再利用例 如二元光掩模进行第一道光掩模工艺，以于基材221上方的一预定位置上， 形成如图1所示的图案化第一金属层223，其包含多条栅极导线113、多个与栅极导线113连接的栅极连接悍盘111以及多个栅极112。 [步骤二]继续参考图3及图4A至图4C，以适当沉积方式形成一第一绝缘层225 以覆盖基板221与图案化第一金属层223,其中第一绝缘层225可为例如氧 化硅、氮化硅、其它介电材质、或前述的组合。之后，形成一图案化半导体 层227于部分第一绝缘层225上。于此，可先沉积一例如非晶硅或多晶硅的 半导体层(未绘出)于第一绝缘层225上，其后进行第二道光掩模工艺，以 形成一如图3所示的覆盖预定位置的图案化半导体层227。于此，须说明， 为可清楚地显示各层的相对关系，俯视3假定第一绝缘层225为透明材 质的情况下的阵列基板，故未显示出第一绝缘层225;后述图5、图9及图 11也相同。具体讲，图案化半导体层227包含位于栅极112上方的沟道区114，及 分别在对应于后续将形成的漏极与存储电极的下方的第一绝缘层225上的图 案化半导体层115及116，如图3与图4A所示。其中，图案化半导体层115 及116可于后续光掩模工艺中作为蚀刻终止层，将详细说明于后。此外，在对半导体层进行图案化之前，可选择性的先在半导体层上形成 一接触层(未绘出)后，再进行第二道光掩模工艺。该接触层的材料可为例 如经n型掺杂的非晶硅；其可改善图案化半导体层227与后续将形成的金属 层(例如源/漏极)间的接触特性，提升元件效能。[步骤三]继续参考图5及图6A至图6C，接着形成一图案化金属复层229以暴露 出部分图案化半导体层227。其中，图案化金属复层229为一包含至少两金 属层的复合层。根据本发明的一实施方式，如图6A及图6B所示，图案化金 属复层229实质上包含一第二金属层229a及一第三金属层229b，第二金属 层229a的材料可为例如铝，第三金属层229b的材料则可为例如钛、钼、或 两者的合金。步骤三可经由先于第一绝缘层225及图案化半导体层227上沉积一金属 复层(未绘出)，随后再利用第三道光掩模工艺以形成一覆盖预定位置的图 案化金属复层229，进而暴露出部分图案化半导体层227，其中该俯视图显 示出第二金属层229a。此外，步骤三的光掩模工艺除暴露出部分沟道区114之外，也暴露出部分图案化半导体层115及116，如图5及图6A所示。另一方面，若步骤二 涉及先在半导体层上形成一接触层，则步骤三的第三道光掩模工艺也会蚀刻 掉经暴露的接触层。如图5所示，图案化金属复层229包含多个数据导线313、多个漏极431、 多个存储电极441、以及分别与数据导线313连接的多个数据连接焊盘311 与多个源极421。其中，源极421与漏极431位于栅极122与沟道区114上 方，且覆盖部分图案化半导体层227，以构成一薄膜晶体管。同时，存储电 极441的位置与步骤一所形成的栅极导线113的位置在叠层方向由上往下观 之时为部分重叠，此可由图5观之，具体言之，也即存储电极441与其下方 的栅极导线113构成一存储电容的结构，其有助于有源元件阵列基板在液晶 显示器中维持显示电压的稳定，其中，存储电极441即作为电容上电极。另 外，由图案化金属复层229所构成的数据导线311及数据连接焊盘313形成 于第一绝缘层225上，且数据导线311与栅极导线113相交。此外，通过此步骤的光掩模工艺，漏极431与存储电极441分别覆盖图 3的部分图案化半导体层115及116，且漏极431与存储电极441分别具有 暴露出部分图案化半导体层115及116的开口；漏极开口 231及存储电极开 □ 233。[步骤四]最后参考图7及图8A至8C，以适当的沉积方式形成一全面覆盖基板221 的第二绝缘层(未绘出)；接着，图案化该第二绝缘层与第一绝缘层225。 其中，可先经由进行第四道光掩模工艺以形成图案化第二绝缘层235与图案 化第一绝缘层225'，以于预定位置上暴露出漏极开口 231的一部分与存储电 极开口 233的一部分、以及图5所示的数据导线313的一部分、数据连接焊 盘311的一部分、栅极导线113的一部分、以及栅极连接焊盘111的一部分。 视需要地，第二绝缘层可为有机绝缘材，例如树脂材料；或无机绝缘材，例 如氧化硅、氮化硅、其它介电材料、或前述的组合。如上所述，漏极开口 231处的图案化半导体层115及存储电极开口 233 处的图案化半导体层116，可作为步骤四的光掩模工艺所涉及的膜层蚀刻的 终止层(stop layer)，以更有效地控制整个光掩模工艺。之后，进行一蚀刻工艺，此处可例如通过干/湿式蚀刻的方式及各种材质具有不同蚀刻条件的特性，移除部分经暴露的第二金属层229a及部分经暴 露的上金属层223a，进而于开口 239a、 239b、 239c及239d处的图案化第二 绝缘层235下方形成一底切结构，如图8A至8C中虚线所圈起处。承上所述，图案化第一金属层223也可为单一金属层，例如仅包含下金 属层223b。进行步骤四的第四道光掩模工艺后，会暴露出栅极连接焊盘lll 与栅极导线113的部分下金属层223b;接着，再于蚀刻工艺中，利用例如干 /湿式蚀刻法，侧向回蚀刻经暴露的图案化第一绝缘层225'，进而于这些区域 的图案化第二绝缘层235下方形成所需要的底切结构。根据本发明方法，可视情况于步骤三之后、步骤四之前，先沉积一全面 覆盖基板221的保护薄层，例如一氮化硅层，其后再沉积一树脂材料作为第 二绝缘层并进行第四道光掩模工艺。最后，在无需进行光掩模工艺的情况下，直接形成一图案化导电层237， 其包含与漏极431及存储电极441电性连接的像素电极238。此可经由利用 化学气相沉积法或物理气相沉积法，例如溅镀沉积法，以沉积图案化导电层 237于步骤四所得结构上，完成如图7及图8A至8C所示的阵列基板结构。 具体言之，由于所得结构在开口 239a、 239b、 239c及239d处的图案化第二 绝缘层235下方具有一底切结构，因此沉积导电材料时，即可直接形成维持 各元件所需要的电性关系，即电性连接或电性绝缘的图案化导线层237。图 案化导电层237的材料可为例如铟锡氧化物或铟锌氧化物等导电性材料。参考图7与图8A，在图中虚线圈起处，可见开口 239a、 23%暴露两侧 为第三金属层229b与中间为半导体层115或116的结构。此外，本发明方法也可以另一实施方式加以完成；其中，将实施方式一 的步骤二与步骤三予以整合，利用一次光掩模工艺完成图案化半导体层及图 案化金属复层。以下将配合附图以进一步说明此一实施方式。实施方式二[步骤一]参考图9及图10A至IOC，首先在基板321进行第一道光掩模工艺，以 于其上方的预定位置上形成一如图9所示的图案化第一金属层323，此可例 如采用与上述步骤一相同的方法与材料，即先沉积一第一金属层(未绘出)，再进行第一道光掩模工艺，以于基板321的预定位置上形成图案化第一金属 层。于此方式中，图案化第一金属层323为一复金属层，但不以此为限，其 是由一上金属层323a及一下金属层323b所构成。如图9所示，本方式的图 案化第一金属层323同样地也包含多条栅极导线123、与这些栅极导线123 相连接的多个栅极122及多个栅极连接焊盘121，剖面图如图IOA至图10C 所示。[步骤二]继续参考图11及图12A至12C,以例如与实施方式一相同的沉积方式， 依序沉积一第一绝缘层325、 一半导体层(未绘出)及一金属复层(未绘出)； 其中，各层的材料可使用例如实施方式一中所列举的材料。之后，利用如灰调型(gray-tone)光掩模工艺、半调型(half-tone)光 掩模工艺、或减弱式相转移光掩模技术(attenuated phase-shift mask, APSM) 进行第二道光掩模工艺，图案化该半导体层(未绘出)及该金属复层(未绘 出)，以形成一覆盖基板321上方的预定位置的图案化半导体层327，及另 一覆盖基板321上方的预定位置的图案化金属复层329。如图11所示，该俯 视图显示所形成的图案化金属复层329的第二金属层329a，且该图案化半导 体层327覆盖实质上对应于图案化金属复层329下方的区域。此外，如图12A 至12B所示，图案化金属复层329由一第二金属层329a及一第三金属层329b 所构成。同样地，第二金属层329a的材料可为例如铝，第三金属层329b的 材料则可为例如钛、钼、或两者的合金。其中，图案化金属复层329位于图案化半导体层327上并暴露出部分图 案化半导体层327。与实施方式一相同，如图11所示，图案化金属复层329 也包含多个数据导线322、多个漏极433、多个存储电极443、以及与这些数 据导线332连接的多个源极423与多个数据连接焊盘324。存储电极433与 其下方的栅极导线123构成一稳定电压的存储电极；源极423与漏极433位 于该栅极122及沟道区124上方，构成一薄膜晶体管。此外，漏极433与存 储电极443分别具有一暴露出部分图案化半导体层327的开口 漏极开口 331 与存储电极开口 333。[步骤三]最后，完成如图13及图14A至14C所示的有源元件阵列基板。此可通 过重复如实施方式一的步骤四所述的各程序或各变化方式，即包含以例如沉 积的方式形成一第二绝缘层(未绘出)；利用第三道光掩模工艺，以形成图 案化第二绝缘层335及图案化第一绝缘层325';以例如干/湿蚀刻的方式蚀刻 部分经暴露的第二金属层329a及部分经暴露的上金属层323a;以及形成一 具所要电性连接的图案化导电层337，其包含与漏极433及存储电极443电 性连接的像素电极338;以完成如图13及图14A至14C所示的有源元件阵 列基板。同样地，本发明实施方式二中的蚀刻步骤，也于开口 339a、 33%、 339c 及339d的图案化第二绝缘层335下方形成一底切结构，如图14A至14C中 虚线所圈起处。因此，于后续沉积一透明导电材质时，即可直接形成提供各 元件所欲电性关系，即电性绝缘或电性连接的图案化导电层337，无须再进 行一次图案化工艺，即光掩模程序。其中，实施方式二因采用如半调型光掩模工艺，此可将原本实施方式一 所需的四道光掩模工艺縮减为三道光掩模工艺。此外，比较图6A与图12A 以及比较图6B与图12B可知，实施方式二所得有源元件阵列基板，于作为 源/漏极423/433、存储电极443、数据导线322及数据连接焊盘324等的图 案化金属复层329下方存有整层，即连续层的图案化半导体层327，如图ll 所示。综上可知，由于本发明方法可于形成像素电极338、 238之前先形成底 切结构，即图8A至8C及图14A至14C中虚线所圈起处，使得在形成像素 电极238、 338时不需额外的光掩模工艺，从而减少光掩模工艺次数。此外， 更可利用如半调型光掩模工艺的方式，如实施方式二，进一步减少复杂且耗 时的光掩模工艺次数，提高整体工艺的效率。本发明涉及一种有源元件阵列基板，其结构如图7及图8A至8C，即实 施方式一，或图13及图14A至14C，即实施方式二所示。概括而言，本发明有源元件阵列基板由下而上包含一基板221、 321， 一 图案化第一金属层223、 323， 一图案化第一绝缘层225'、 325，， 一图案化半 导体层227、 327， 一图案化金属复层229、 329， 一图案化第二绝缘层235、 335，以及一图案化导电层237、 337。其中，各层的材料、所包含的元件、以及各层与各元件的相对位置与均等性的修改实质上如上文所述，于此不再 重复。如图8A及图14A所示，本发明有源元件阵列基板的特征在于所含的图 案化金属复层229、 329中的第二金属层229a、 329a在开口 239a、 23%及 339a、 33%处具有一底切结构，即位于图案化第二绝缘层235、 335与第三 金属层229b、 329b之间的内縮凹口。同时，如图8B及图14B所示，第二金 属层229a、 329a同样具有一底切结构；且又如图8C及14C图所示，上金属 层223a、 323a也具有一底切结构。由于这些底切结构的存在，使本发明有源 元件阵列基板上的图案化导电层237、 337呈现所要的电性关系，例如电性 相连或电性绝缘。此外，除上述存储电极位于栅极导线上的有源元件阵列基板之外，根据 本发明也可提供例如一种存储电极位于一共享导线上的有源元件阵列基板。 存储电极设置于共享导线上的有源元件阵列基板的制造方法，实质上与如上 所述的实施方式一及实施方式二的各程序步骤并无两样，而于形成图案化第 一金属层时，也定义其一部分为多条共享导线、以及与共享导线相连接的多 个共享连接焊盘。另外，也可将存储电极形成于一共享导线上而不是于栅极导线上，也即， 图案化第一金属层除栅极导线、与栅极导线连接的栅极连接焊盘以及栅极 外，还包括了共享导线及与共享导线相连接的共享连接焊盘，也即同时形成 栅极导线、栅极连接焊盘、栅极、共享导线及共享连接焊盘，请参考图7， 将两条栅极导线113之间平行设置一条共享导线，并将原来与栅极导线113 由上而下所看到的部分重叠的存储电极441改成与共享导线的位置由上而下 看到的部分重叠。除额外形成共享导线、共享连接焊盘，并改变存储电极位 置之外，其余工艺实质上与上述实施例相同，于此不再重复。上述实施方式仅为示例性说明本发明的方法及其实施方式，并阐述本发 明的技术特征，而非用于限制本发明的保护范围。任何熟悉本技术领域的技 术人员在不违背本发明的技术原理及精神下，可轻易完成的改变或安排，均 属本发明所主张的范围。因此，本发明的权利保护范围应如随附的权利要求 所限定的范围。
权利要求
1.一种有源元件阵列基板的制造方法，包括提供一基板；形成一图案化第一金属层于该基板上，该图案化第一金属层包含多条栅极导线、以及与所述多条栅极导线相连接的多个栅极及多个栅极连接焊盘；形成一第一绝缘层于该基板与该图案化第一金属层上；形成一图案化半导体层于部分该第一绝缘层上；形成一图案化金属复层于该第一绝缘层与该图案化半导体层上，该图案化金属复层包含多条数据导线、多个漏极、多个存储电极以及与所述多条数据导线连接的多个源极与多个数据连接焊盘，其中所述多个源极与所述多个漏极位于所述多个栅极上方，且各所述漏极与各所述存储电极分别具一漏极开口与一存储电极开口，其中所述多个漏极开口与所述多个存储电极开口均暴露出部分该图案化半导体层；形成一全面覆盖的第二绝缘层；图案化该第二绝缘层与该第一绝缘层，以暴露所述多个漏极开口的一部分、所述多个存储电极开口的一部分、所述多条数据导线的一部分、所述多个数据连接焊盘的一部分、所述多条栅极导线的一部分、以及所述多个栅极连接焊盘的一部分；进行一蚀刻工艺，以选择性移除所述多个经暴露的部分该图案化金属复层；以及形成一图案化导电层，该图案化导电层包含分别电性连结于所述多个漏极的多个像素电极。
2. 如权利要求1所述的方法，其中该图案化半导体层形成于对应于所述 多个栅极上方的该第一绝缘层上、对应于所述多个漏极下方的部分该第一绝 缘层上、以及对应于所述多个存储电极下方的部分该第一绝缘层上。
3. 如权利要求1所述的方法，其中所述多条数据导线与所述多个数据连 接焊盘形成于该第一绝缘层上，且所述多条数据导线与所述多条栅极导线相 交。
4. 如权利要求1所述的方法，其中形成该图案化半导体层与形成该图案化金属复层的步骤包括于该第一绝缘层上形成一半导体层； 图案化该半导体层以形成该图案化半导体层； 于该第一绝缘层与该图案化半导体层上形成一金属复层；以及 图案化该金属复层以形成该图案化金属复层。
5. 如权利要求1所述的方法，其中形成该图案化半导体层与形成该图案 化金属复层的步骤包括于该第一绝缘层上依序形成一半导体层与一金属复层；以及 使用半调型光掩模工艺、灰调型光掩模工艺或减弱式相转移光掩模工艺将该半导体层与该金属复层图案化，以同时形成该图案化半导体层与该图案化金属复层。
6. 如权利要求1所述的方法，其中各该存储电极分别连接于各该像素电极。
7. 如权利要求1所述的方法，其中该图案化金属复层由上而下包含一第 二金属层及一第三金属层。
8. 如权利要求7所述的方法，其中该第二金属层为一铝层，该第三金属 层为一钛层、 一钼层或其合金层。
9. 如权利要求7所述的方法，其中该蚀刻工艺使用湿式或干式蚀刻移除 所述多个经暴露的部分该第二金属层而形成底切结构。
10. 如权利要求1所述的方法，其中该图案化第一金属层由一上金属层及 一下金属层所构成。
11. 如权利要求IO所述的方法，其中该上金属层为一铝层，该下金属层 为一钛层、 一钼层或其合金层。
12. 如权利要求10所述的方法，其中该蚀刻工艺使用湿式或干式蚀刻移 除所述多个经暴露的部分该上金属层而形成底切结构。
13. 如权利要求1所述的方法，其中所述多个存储电极的位置与所述多条 栅极导线的位置由上而下观之为部分重叠。
14. 如权利要求1所述的方法，其中该图案化第一金属层还包含多条共享 导线、以及与所述多条共享导线相连接的多个共享连接焊盘，且所述多个存 储电极的位置与所述多条共享导线的位置由上而下观之为部分重叠。
15. 如权利要求1所述的方法，其中该蚀刻工艺使用湿式或干式蚀刻移除 所述多个经暴露的部分该第一绝缘层而形成底切结构。
16. —种有源元件阵列基板，包含 一基板；一图案化第一金属层，位于该基板上，该图案化第一金属层包含多条栅 极导线以及与所述多条栅极导线相连接的多个栅极及多个栅极连接焊盘； 一图案化第一绝缘层，位于该基板与该图案化第一金属层上； 一图案化半导体层，位于该图案化第一绝缘层上；一图案化金属复层，包含多条数据导线、多个漏极及、多个存储电极以 及与所述多条数据导线连接的多个源极与多个数据连接悍盘，其中所述多个 源极与所述多个漏极位于所述多个栅极上方，且各所述漏极与各所述存储电 极分别具一漏极开口与一存储电极开口 ，其中所述多个漏极开口与所述多个 存储电极开口均暴露出部分该图案化半导体层；一图案化第二绝缘层，部分位于该图案化金属复层上，其中该图案化第 二绝缘层与该图案化第一绝缘层暴露出所述多个漏极开口的一部分、所述多 个存储电极开口的一部分、所述多条数据导线的一部分、所述多个数据连接 焊盘的一部分、所述多条栅极导线的一部分、以及所述多个栅极连接焯盘的 一部分，并且所述多个经暴露的该图案化金属复层具有一底切结构；以及一图案化导电层，该图案化导电层包含分别电性连结于所述多个漏极的 多个像素电极。
17. 如权利要求16所述的有源元件阵列基板，其中该图案化半导体层位 于对应于所述多个栅极上方的该第一绝缘层上、对应于所述多个漏极下方的 部分该第一绝缘层上、以及对应于所述多个存储电极下方的部分该第一绝缘 层上。
18. 如权利要求16所述的有源元件阵列基板，其中所述多条数据导线与 所述多个数据连接焊盘位于该第一绝缘层上，且所述多条数据导线与所述多 条栅极导线相交。
19. 如权利要求16所述的有源元件阵列基板，其中该图案化金属复层由 上而下包含一第二金属层及一第三金属层。
20. 如权利要求19所述的有源元件阵列基板，其中该第二金属层为一铝层，该第三金属层为一钛层、 一钼层或其合金层。
21. 如权利要求19所述的有源元件阵列基板，其中该第二金属层具有底 切结构。
22. 如权利要求16所述的有源元件阵列基板，其中该图案化第一金属层 包含一上金属层及一下金属层。
23. 如权利要求22所述的有源元件阵列基板，其中该上金属层为一铝层， 该下金属层为一钛层、 一钼层或其合金层。
24. 如权利要求22所述的有源元件阵列基板，其中该上金属层具有底切 结构。
25. 如权利要求16所述的有源元件阵列基板，其中所述多个存储电极的 位置与所述多条栅极导线的位置由上而下观之为部分重叠。
26. 如权利要求16所述的有源元件阵列基板，其中该图案化第一金属层 还包含多条共享导线、以及与所述多条共享导线相连接的多个共享连接焊 盘，且所述多个存储电极的位置与所述多条共享导线的位置由上而下观之为 部分重叠。
全文摘要
一种有源元件阵列基板及其制造方法，本发明通过形成图案化第一金属层、绝缘层、图案化半导体层、与图案化金属复层等，作为阵列基板中的薄膜晶体管、栅极导线、栅极连接焊盘、数据导线、数据连接焊盘及存储电极等元件，并通过对特定膜层部分进行选择性蚀刻步骤的手段，形成具有底切结构的膜层配置，进而减少阵列基板制造方法中所涉及的程序复杂且耗时的光掩模蚀刻程序次数，以相对简易且省时的工艺步骤提供一阵列基板。
文档编号H01L27/12GK101261962SQ20081009581
公开日2008年9月10日 申请日期2008年4月24日 优先权日2008年4月24日
发明者方国龙, 林汉涂, 林祥麟 申请人:友达光电股份有限公司