专利名称：一种半导体器件及其制造方法
技术领域：
本发明通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种提高高 k栅介质CMOS器件的性能的侧墙结构。
背景技术：
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密 度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22 纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半 导体公司和研究组织竞相研发的课题之一。以“高k/金属栅”技术为核心的CMOS器件栅 工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究 已在广泛的进行中。对于具有高k/金属栅结构的MOS器件，高k栅介质薄膜的质量是保障整个器件性 能不断提高的关键，尤其是高k栅介质薄膜的氧空位和缺陷密度。目前，铪(Hf)基高k栅 介质薄膜已成为最有潜力的工业化候选材料，并被成功应用到Intel公司的45nm工艺中， 并有望被用到下一个技术节点中。但对于Hf基高k栅介质薄膜来说，一个很严重的问题是 由薄膜中氧空位引起的一系列问题，如对阈值电压和沟道载流子迁移率的退化，可靠性降 低等。而且还对器件的阈值电压产生严重的影响，如费米能级钉扎效应和PMOS器件中的平 带电压异常偏移现象(Vfb roll-off)等。如何降低MOS器件，尤其是pMOS器件中高k栅 介质薄膜中的氧空位缺陷密度已成为一个关键性的研发课题。在现有的高k栅介质/金属栅结构MOS器件制造工艺中，用化学方法(如原子层 沉积或者金属有机化学气相沉积)生长的高k栅介质薄膜层一般缺陷和电荷陷阱较多，而 且高k栅介质薄膜不够致密。为使高k栅介质薄膜更加致密，同时减少氧空位和缺陷陷阱， 一般需要在400-1100°C的温度下进行一次后沉积退火处理(PDA)。但在此过程中，退火环 境中的氧会在高温下由于扩散作用进入具有高k栅介质/金属栅结构的MOS器件中，并穿 过介质层最终到达Si02/Si界面处，与硅衬底反应生成SiO2,从而使S^2界面层变厚。这 一问题将导致整个栅结构EOT (等效氧化层厚度)的增加，并最终影响到MOS器件的整体性 能。另外，在MOS器件制造工艺中，还有一步工艺需要在950-1100°C左右的温度下进行热 退火来激活源/漏极中的掺杂离子。在此热处理过程中，高k栅介质薄膜中的氧会扩散到 Si02/Si界面处，并在高k栅介质薄膜中留下氧空位缺陷。pMOS器件中使用高-k栅极电介 质和金属栅极电极，可能包含一些缺点，这些缺陷会对器件的阈值电压，尤其是PMOS器件 的阈值电压特性产生严重的影响。如何降低PMOS器件中由于氧空位引起的阈值电压增高 问题已成为纳米尺度CMOS器件加工工艺的关键课题。因此，需要一种改进的半导体器件及其制造方法能够提高具有高k栅介质/金属 栅结构的CMOS器件的性能。
发明内容
鉴于上述问题，本发明提供了一种半导体器件，包括具有第一区域和第二区域的 半导体衬底；在所述第一区域上的属于PMOS器件的第一栅极结构；在所述第二区域上的属 于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层 第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第 二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。此外，本发明还提供了一种半导体器件的制造方法，包括提供具有第一区域和第 二区域的半导体衬底；在所述第一区域上形成属于PMOS器件的第一栅极结构；在所述第二 区域上形成属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁形成多层第一侧墙， 其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的 侧壁形成多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。应用本发明不仅可以降低pMOS器件中高k栅介质中的氧空位缺陷，而且还可以避 免高温热处理过程中nMOS器件的EOT增大的问题，从而可以有效地提高高k栅介质CMOS 器件的整体性能。
图1示出了根据本发明的实施例的半导体器件的制造方法的流程图；图2-14示出了根据本发明的不同方面的半导体器件的结构图。
具体实施例方式本发明通常涉及一种半导体器件及其制造方法，尤其涉及一种提高高k栅介质 CMOS器件的性能的侧墙结构。下文的公开提供了许多不同的实施例或例子用来实现本发明 的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它 们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字 和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或 设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技 术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一 特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以 包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接 接触。参考图1，图1示出了根据本发明实施例的半导体器件的制造方法的流程图。方 法100可能包含在集成电路的形成过程或其部分中，可能包括静态随机存取存储器(SRAM) 和/或者其它逻辑电路，无源元件例如电阻、电容器和电感，和有源元件例如P沟道场效应 晶体管(PFET)，N沟道场效应晶体管(NFET)，金属氧化物半导体场效应晶体管(MOSFET)， 互补金属氧化物半导体(CM0Q晶体管，双极晶体管，高压晶体管，高频晶体管，其它记忆单 元，其组合和/或者其它半导体器件。在步骤101，首先提供具有第一区域204和第二区域206的半导体衬底202 (例如， 晶片)，参考图2。在实施例中，衬底202包括晶体结构中的硅衬底。如本领域所知晓的，根 据设计要求衬底可包括各种不同的掺杂配置(例如，P型衬底或者η型衬底)。衬底的其它例子包括其它元素半导体，例如锗和金刚石。或者，衬底可包括化合物半导体，例如，碳化 硅，砷化镓，砷化铟，或者磷化铟。进一步，为了提高性能，衬底可选择性地包括一个外延层 (印i层)，和/或者硅绝缘体(SOI)结构。更进一步，衬底可包括形成在其上的多种特征， 包括有源区域，有源区域中的源极和漏极区域，隔离区域(例如，浅沟槽隔离(STI)特征)， 和/或者本领域已知的其它特征。参考图2的例子，提供了一个包含第一区域204和第二 区域206的半导体衬底202。随后，在步骤102在所述第一区域上形成属于pMOS器件的第一栅极结构，并且在 在所述第二区域上形成属于nMOS器件的第二栅极结构。例如，可以通过如下方法形成第 一、第二栅极结构。在衬底202上形成界面层208，如图2所示。界面层208可直接形成在 衬底202上。在本实施例中，界面层208可以为Si02、Si0N或者Si3N4。界面层208的厚度 为大约0. 2-lnm，优选为0. 2-0. 8nm，最优为0. 2-0. 7nm。也可以使用其他材料来形成界面 层，例如氮化硅或者氮氧化硅材料。界面层208可使用原子层沉积、化学气相沉积(CVD)、高 密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。在所述界面层208上形成栅极介质层210，如图3所示。栅极介质层210可包括 高_k材料(例如，和氧化硅相比，具有高介电常数的材料)。高_k电介质的例子包括例如铪 基材料，如Hf02、HfSi0x、Hf0N、HfSi0N、HfA10x其组合和/或者其它适当的材料，例如A1203、 ZrO2, ZrSiOx, Ta2O5, La203> HfLaOx, LaAlOx, LaSiOx,以及以上所述材料的氮化物、以上所述材 料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物。栅极电介质层210的形成可包 括多个层，包括那些在形成nMOS晶体管栅极结构和/或者pMOS晶体管栅极结构中使用到 的层。栅极电介质层可通过热氧化、化学气相沉积、原子层沉积(ALD)形成。实施例中，栅 极介质层210的厚度为大约2-lOnm，优选为2-5nm，最优为大约为2-3nm。这仅是示例，本发 明不局限于此。而后，如图4、5所示，在第一区域形成用于功函数控制的功函数金属栅层212并且 在第二区域形成用于功函数控制的功函数金属栅层214。如图4所示，在形成栅极介质层 210之后可以在其上沉积属于第一区域的功函数金属栅层212。功函数金属栅层212可以 包括在大约2nm到大约IOOnm范围之间的厚度，优选为5-70nm，最优为10-50nm。用于第一 功函数金属栅层的材料可以包括 TaCx, TiN, TaN, MoNx, TiSiN, TiCN, TaAlC, TiAlN, PtSix, Ni3Si, Pt，Ru，Ir，Mo，HfRu, RuOx、多晶硅和金属硅化物，及其它们的组合。如图5所示，在 栅极介质层210之上沉积属于第二区域的功函数金属栅层214。功函数金属栅层可以包括 在大约2nm到大约IOOnm范围之间的厚度，优选为5-70nm，最优为10-50nm。用于第二功函 数金属栅层的材料可以包括 TaC，HfC, TiC, TiN, TaN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax、多晶硅和金属硅化物，及其它们的组合。这仅是示例，本发明不局限于 此。而后，在功函数金属栅层上沉积多晶硅层216，如图6所示，所述多晶硅层可以包 括在大约10-200nm的厚度，优选为30-100nm，最优为50-70nm。这仅是示例，本发明不局限 于此。在沉积多晶硅层后对所述第一区域和第二区域进行图形化，以形成第一栅极结构 和第二栅极结构，如图7所示。可以利用干法刻蚀或者湿法刻蚀技术对所述第一区域和第 二区域进行图形化。这仅是示例，本发明不局限于此。
在步骤103，在所述第一栅极结构的侧壁形成多层第一侧墙以及在所述第二栅极 结构的侧壁形成多层第二侧墙。其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧 化物层，所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。例如，可以通过如下方法来形成多层第一侧墙和多层第二侧墙。在所述第一区域 和第二区域上沉积氧化物层218。例如可以通过如原子层沉积方法、等离子增强化学气象沉 积方法等方法，在第一区域和第二区域上沉积氧化物层218，如图8所示，所述氧化物层218 的厚度可以为大约1-lOnm，优选为2-5nm，最优为2-3nm，所述氧化物218层可以是如SW2 或者其它含氧的合适氧化物材料例如SiONx, HfO2, Al2O3，Y2O3等。图形化所述氧化物层218，并进行刻蚀，以在第一区域形成邻接所述第一栅极结构 的第一侧墙218，如图9所示。可以利用干法刻蚀或者湿法刻蚀技术对所述氧化物层进行图 形化。这仅是示例，本发明不局限于此。而后，如图10所示，在所述第一区域和第二区域上沉积氮化物层220。例如可以 通过如原子层沉积方法、等离子增强化学气象沉积方法等方法，在第一区域和第二区域上 沉积氮化物层220，所述氮化物层220的厚度可以为大约5-30nm，优选为10-20nm，最优 10-15nm，所述氮化物层220可以是如Si3N4或者其它合适的材料例如A1 Nx、Hf3N4、Tei3N5等。图形化所述氮化物层220，并进行刻蚀，以在第二区域形成邻接所述第二栅极结构 的第二侧墙220，同时在第一区域形成邻接所述第一侧墙218的第二侧墙220，如图11所 示。可以利用干法刻蚀或者湿法刻蚀技术对所述氧化物层进行图形化。这仅是示例，本发 明不局限于此。可选择地，可以在形成氮化物层后对所述第一区域和第二区域进行离子注入，从 而形成第一源/漏延伸区222和第二源/漏延伸区224，如图12所示。可以选择的注入离 子为B、BF2、As、P、及其他适合于nMOS和pMOS器件的离子等。然而，应该知道，上述步骤可 以可选择地执行，或在适当的时候根据需要执行。而后，如图13所示，在所述第一区域和第二区域上沉积氧化物层226。例如，可以 通过如原子层沉积方法、等离子增强化学气象沉积方法等方法，在第一区域和第二区域上 沉积氧化物层226，例如可以采用SiO2或者其它合适的材料，例如SiONx, HfO2, Al2O3，Y2O3等， 所述氧化物层2 的厚度可以为大约Ι-lOnm，优选为3-7nm，最优为3-5nm。继而，可以在所 述氧化物层2 上沉积氮化物层228，例如可以通过如原子层沉积方法、等离子增强化学气 象沉积方法等方法，在氧化物层2 上沉积氮化物层228，例如可以采用Si3N4或者其它合适 的材料，例如A1NX，Hf3N4等，所述氮化物层228的厚度可以为大约5-50nm，优选为10-40nm， 最优为20-30nm。图形化所述氮化物层228，并进行刻蚀，以在第一区域形成与第一栅极结构的第二 侧墙220邻接的第三侧墙2 和第四侧墙228，所述第三侧墙可用作多层侧墙中第一和第二 侧墙的刻蚀停止层，而所述第四侧墙可以在随后的纳米级CMOS期间加工工艺中提供用于 嵌入式GeSi源漏结构的氮化物侧墙。同时在第二区域形成与所述第二栅极结构的第二侧 墙220邻接的第三侧墙2 和第四侧墙228，所述第三侧墙可用作多层侧墙中第二侧墙的 刻蚀停止层，而所述第四侧墙可以在随后的纳米级CMOS期间加工工艺中提供用于嵌入式 GeSi源漏结构的氮化物侧墙。如图14所示。可以利用干法刻蚀或者湿法刻蚀技术对所述 氧化物层进行图形化。这仅是示例，本发明不局限于此。
此后，可以对器件进行加工，例如进行离子注入，以形成源/漏极区，并进行掺杂 离子激活退火等工艺。以上利用侧墙结构可以提高高k栅介质CMOS器件性能的示例中只是本发明的一 个典型的例子。在本实施例中，对于nMOS和pMOS器件，所用高k栅介质为同一种材料，所 用功函数金属栅层为两种不同材料。但在其他示例中(图中未示出)，对于nMOS和pMOS器 件，可以使不同种材料的高k栅介质，所用金属栅可能为同种材料。同时，对于nMOS和pMOS 器件中所用的同一种或不同种高k栅介质材料，也可以可选择地在其上形成不同种类的帽 层材料，如对于nMOS器件可以是稀土金属氧化物，如La2O3和^O3，对于pMOS器件可以是 Al2O3等。这些变化均不脱离本发明的范围。根据本发明，一方面对于pMOS器件，第一层氧化物侧墙可以在源/漏极掺杂离子 激活退火过程中为高k栅介质薄膜提供部分氧原子来降低高k栅介质层中的氧空位缺陷， 进而实现提高阈值电压的特性。另外，由于氧元素的电负性很大，所以侧墙中的氧如果部分 扩散到金属栅电极中，将会提高金属栅电极的有效功函数，这会进一步降低器件的阈值电 压。另一方面，侧墙中的氧可能扩散到Si02/Si界面处，并和Si衬底反应生成SiO2,并不不 利地增加器件的Ε0Τ，因此，对于nMOS器件，由于第一层侧墙是氮化物，所以当进行源/漏极 掺杂离子激活退火时，就避免了由于来自于侧墙中的氧扩散引起的EOT增大问题。利用本发明在CMOS器件加工工艺中，在nMOS器件和pMOS器件中分别引入不同结 构的侧墙来提高具有高k栅介质/金属栅结构的CMOS器件的性能。通过采取该工艺，不仅 可以降低PMOS器件中高k栅介质中的氧空位缺陷，而且还可以避免高温热处理过程中nMOS 器件的EOT增大的问题，从而可以有效地提高高k栅介质CMOS器件的整体性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制 造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制 造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体器件，包括具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于PMOS器件的第一栅极结构；在所述第二区域上的属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一 栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二 栅极结构的层为氮化物层。
2.根据权利要求1所述的半导体器件，其中所述多层第一侧墙中邻接所述第一栅极 结构的层从包含下列元素的组中选择元素来形成Si02、SiONx, HfO2, Al2O3^Y2O3及其组合。
3.根据权利要求1所述的半导体器件，其中所述多层第二侧墙中邻接所述第二栅极 结构的层从包含下列元素的组中选择元素来形成=Si3NpAlNpHf3N4Jii3N5，及其组合。
4.根据权利要求1所述的半导体器件，其中，所述多层第一侧墙和多层第二侧墙分别 包括多个氧化物层和氮化物层。
5.根据权利要求4所述的半导体器件，其中，所述氧化物层从包含下列元素的组中选 择元素来形成Si02、Si0Nx、Hf02、Al203j203及其组合；并且其中，所述氮化物层从包含下列 元素的组中选择元素来形成Si3N4、AlNx, Hf3N4, Ta3N5,及其组合。
6.根据权利要求1所述的半导体器件，其中所述多层第一侧墙中邻接所述第一栅极 结构的层的厚度大约为I-IOnm ；优选为2-5nm ；最优为2-3nm。
7.根据权利要求1所述的半导体器件，其中所述多层第二侧墙中邻接所述第二栅极 结构的层的厚度大约为5-30nm ；优选为10-25nm ；最优为10-15nm。
8.根据权利要求1所述的半导体器件，其中所述第一栅极结构包括形成于所述衬底的第一区域上的界面层、栅极介质层和第一功函数金属栅层；所述第 二金属栅极结构包括形成于所述衬底的第二区域上的界面层、栅极介质层和第二功函数 金属栅层。
9.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所述第 二栅极结构的栅极介质层包括高k电介质。
10.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所述 第二栅极结构的栅极介质层从包含下列元素的组中选择元素来形成Hf02、HfSi0x、HfSi0N、 HfAlOx, A1203、ZrO2, ZrSiOx, Ta2O5, La2O3> HfLaOx, LaSiOx 及上述元素的氮化物、氮氧化物、稀 土元素氧化物、稀土元素氮化物及其组合。
11.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所属 第二栅极结构的栅极介质层的厚度大约为2-lOnm ；优选为2-5nm ；最优为2-3nm。
12.根据权利要求8所述的半导体器件，其中所述第一栅极结构的功函数金属栅层从 包含下列元素的组中选择元素来形成=TaCx, TiN, TaN, MoNx, TiSiN, TiCN, TaAlC, TiAlN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu, RuOx 及其组合。
13.根据权利要求8所述的半导体器件，其中所述第二栅极结构的功函数金属栅层从 包含下列元素的组中选择元素来形成JaC，HfC, TiC, TiN, TaN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 及其组合。
14.根据权利要求8所述的半导体器件，其中所述第一栅极结构的功函数金属栅层 和所述第二栅极结构的功函数金属栅层的厚度大约为2-lOOnm;优选为5-70nm，最优为 10-50nm。
15.一种半导体器件的制造方法，包括提供具有第一区域和第二区域的半导体衬底；在所述第一区域上形成属于PMOS器件的第一栅极结构；在所述第二区域上形成属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁形成多层第一侧墙，其中所述多层第一侧墙中邻接所述第 一栅极结构的层为氧化物层，在所述第二栅极结构的侧壁形成多层第二侧墙，其中所述多 层第二侧墙中邻接所述第二栅极结构的层为氮化物层。
16.根据权利要求15所述的方法，其中所述形成多层第一侧墙的步骤包括在所述第 一区域和第二区域上形成氧化物层，刻蚀所述氧化物层以形成邻接所述第一栅极结构的 层；并且所述形成多层第二侧墙的步骤包括在所述第一区域和第二区域上形成氮化物层， 刻蚀所述氮化物层以形成邻接所述第二栅极结构的层。
17.根据权利要求16所述的方法，其中所述邻接所述第一栅极结构的层从包含下列 元素的组中选择元素来形成Si02、SiONx, HfO2, A1203、Y2O3及其组合。
18.根据权利要求15所述的方法，其中所述多层第一侧墙中邻接所述第一栅极结构 的层的厚度大约为I-IOnm ；优选为2-5nm ；最优为2-3nm。
19.根据权利要求16所述的方法，其中所述邻接所述第二栅极结构的层从包含下列 元素的组中选择元素来形成Si3N4、AlNx, Hf3N4, Ta3N5,及其组合。
20.根据权利要求15所述的方法，其中所述多层第二侧墙中邻接所述第二栅极结构 的层的厚度大约为5-30nm ；优选为10_25nm ；最优为10_15nm。
21.根据权利要求15所述的方法，其中在形成邻接所述第一栅极结构的层和形成邻接 所述第二栅极结构的层的步骤之后，在所述第一区域和第二区域上形成多个氧化物层和氮 化物层，刻蚀所述氧化物层和氮化物层以形成多层第一侧墙和多层第二侧墙。
22.根据权利要求15所述的方法，其中所述形成第一栅极结构和第二栅极的步骤包括在所述衬底上形成界面层；在所述界面层上形成栅极介质层；在所述栅极介质层上形成属于第一区域的第一功函数金属栅层；在所述栅极介质层上形成属于第二区域的第二功函数金属栅层；在所述第一、第二功函数金属栅层上形成多晶硅层；图形化所述器件以形成第一栅极结构和第二栅极结构。
23.根据权利要求22所述的方法，其中所述第一栅极结构的栅极介质层和所述第二栅 极结构的栅极介质层包括高k电介质。
24.根据权利要求22所述的方法，其中所述第一栅极结构的栅极介质层和所述第二 栅极结构的栅极介质层从包含下列元素的组中选择元素来形成Hf02、HfSiOx, HfSiON、 HfAlOx, A1203、ZrO2, ZrSiOx, Ta2O5, La2O3> HfLaOx, LaSiOx 及上述元素的氮化物、氮氧化物、稀 土元素氧化物、稀土元素氮化物及其组合。
25.根据权利要求22所述的方法，其中所述第一栅极结构的栅极介质层和所述第二栅 极结构的栅极介质层的厚度大约为2-lOnm ；优选为2-5nm ；最优为2-3nm。
26.根据权利要求22所述的半导体器件，其中所述第一栅极结构的功函数金属栅层 从包含下列元素的组中选择元素来形成JaCx, TiN, TaN, MoNx, TiSiN, TiCN, TaAlC, TiAlN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu, RuOx 及其组合。
27.根据权利要求22所述的半导体器件，其中所述第二栅极结构的功函数金属栅层从 包含下列元素的组中选择元素来形成JaC，HfC, TiC, TiN, TaN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 及其组合。
28.根据权利要求22所述的半导体器件，其中所述第一栅极结构的功函数金属栅层 和所述第二栅极结构的功函数金属栅层的厚度大约为2-lOOnm;优选为5-70nm，最优为 10-50nm。
全文摘要
本发明提供了一种半导体器件，包括具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于pMOS器件的第一栅极结构；在所述第二区域上的属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。应用本发明不仅可以降低pMOS器件中高k栅介质中的氧空位缺陷，而且还可以避免高温热处理过程中nMOS器件的EOT增大的问题，从而可以有效地提高高k栅介质CMOS器件的整体性能。
文档编号H01L21/28GK102064176SQ20091023754
公开日2011年5月18日 申请日期2009年11月11日 优先权日2009年11月11日
发明者王文武, 王晓磊, 陈世杰, 陈大鹏, 韩锴 申请人:中国科学院微电子研究所