半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及一种由SRAM (Static Random Access Memory，静态随机存取存储器)所构成的半导体存储器件。
背景技术：
为了实现半导体器件的高集成化、高性能化，已有提出一种在半导体基板的表面 形成柱状半导体，且具有在其侧壁以包围柱状半导体层的方式所形成的栅极的纵型栅极晶 体管的SGT(Surrounding Gate Transistor，环绕栅极晶体管)的方案(例如专利文献1 日本特开平2-188966)。在SGT中是于垂直方向配置有漏极、栅极、源极，因此相较于现有技 术的平面(planar)型晶体管可将所占面积大幅缩小。使用SGT构成LSI (大规模集成电路)时，作为这些快取(cache)用存储器，须使 用由SGT的组合所构成的SRAM(以下称SGT-SRAM)。近年来，由于对于搭载于LSI的SRAM 的大容量化有极大要求，因此要求在使用SGT时也要实现具有极小的存储单位(cell)面积 的SRAM。然而，在SGT-SRAM中，也通过发挥晶体管形成于纵方向的特征，相较于现有技术的 由平面型晶体管所构成的SRAM可将SRAM存储单位面积缩小。将专利文献1的实施例所示使用4个SGT与2个负载电阻元件所构成的E/R型 4T-SRAM的平面图显示于图20中(a)，且将平面图的沿切割线(cutline) A-A’的剖面图显 示于图20中(b)。参照图20中(a)的平面图及图20中(b)的剖面图说明如下。SRAM存储单位的构 成包括存取晶体管，用以存取由2个柱状硅层(601a、601b)所形成的存储器存储单位；驱 动晶体管，为了进行读取及写入由2个柱状硅层(602a、602b)所形成的数据而驱动存储器 存储单位；及由多晶硅配线所形成的2个负载电阻元件(Ra6、Rb6)。在各个柱状硅层的底 部形成下部扩散层(607a、607b、607c)，而于上部形成上部扩散层608，于柱状硅层的周围 则形成栅极电极(606a至606c)。BL6及BLB6为位线、WL6为字线(word line)、Vcc6为电源电位配线、Vss6为接地 电位配线。此外，Ma6及Mb6是显示由配线层所形成的用以存储数据的存储节点(node)。(专利文献1)日本特开平2-188966号公报

发明内容
(发明所欲解决的问题)然而，关于上述SRAM具有下述问题。首先，在上述SRAM中，是通过配线层(Ma6、Mb6)形成存储节点，而于数据读取时， 存储节点的数据被读取于存取晶体管的底部的下部扩散层(607a、607b)。所读取的数据通 过接点(contact) (603a、603b)传送至由配线层所构成的位线(BL6、BLB6)。在此，接点并 非为用以构成SRAM的必须的要素，而于例如可由柱状硅层底部的下部扩散层形成存储节 点的SRAM构成时，由于存储节点的数据通过形成于存取晶体管的上部的接点而传送至由
4配线层所构成的位线，因此上述SRAM中的接点(603a、603b)不再需要。因此，可将SRAM存 储单位面积缩小相当于2个接点的面积。接着，在上述SRAM中，由于负载电阻元件(Ra6、Rb6)是由多晶硅配线层所形成，因 此形成负载电阻元件所导致的SRAM存储单位面积的增加即甚大。因此，为了缩小SRAM存 储单位面积，须使用追加面积较少的负载电阻元件。再者，在上述SRAM中，字线WL6是由多晶硅所形成，因此成为高电阻。为了达成目 前LSI所要求的动作速度，须于字线加装1个追加的接点，并通过配线层支持字线，借此而 降低电阻。因此，上述SRAM存储单位的面积将更为增大。综上所述，在上述SRAM中，相较于由平面晶体管所构成的SRAM存储单位，晶体管 形成于纵方向的部分虽可缩小面积，若考虑到上述问题，则可进一步缩小面积。本发明是有鉴于上述情形而研创，其目的为在使用SGT的E/R型4T-SRAM中实现 面积更小的SRAM存储单位。(解决问题的手段)依据本发明，提供一种半导体存储器件，其包括有在基板上形成有4个MOS晶体管 及2个负载电阻元件的绝缘膜上所配列的静态(static)型存储器存储单位，其特征在于， 所述4个MOS晶体管分别是将源极扩散层、漏极扩散层及柱状半导体层在基板上所形成的绝缘膜上朝垂直方 向阶层性地配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且 于所述柱状半导体层的侧壁形成有栅极；发挥作为第1及第2NM0S的存取晶体管、第1及第2NM0S的驱动晶体管的功能，其 中该第1及第2NM0S的存取晶体管是用以为了保持存储器存储单位数据而供给电荷并且对 存储器进行存取，而该第1及第2NM0S的驱动晶体管是用以为了写入及读取存储器存储单 位的数据而驱动存储节点；第1NM0S的存取晶体管及第1NM0S的驱动晶体管相互邻接配列；第2NM0S的存取晶体管及第2NM0S的驱动晶体管相互邻接配列；在第1NM0S的存取晶体管及第1NM0S的驱动晶体管中发挥作为保持数据的第1存 储节点功能的第1扩散层作为所述第1NM0S的存取晶体管及所述第1NM0S的驱动晶体管共 通的扩散层而配置于所述绝缘膜上；在第2NM0S的存取晶体管及第2NM0S的驱动晶体管中发挥作为保持数据的第2存 储节点功能的第2扩散层作为所述第2NM0S的存取晶体管及所述第2NM0S的驱动晶体管共 通的扩散层而配置于所述绝缘膜上；将所述2个负载电阻元件的各个分别配置于所述第1扩散层及所述第2扩散层之上。此外，在本发明的另一优选的实施例中，在所述半导体器件中，所述2个负载电 阻元件是形成作为由所述第1扩散层上所形成的半导体或金属所构成的第1接点插塞 (contact plug)及由所述第2扩散层上所形成的半导体或金属所构成的第2接点插塞。此外，在本发明的另一优选的实施例中，在所述半导体器件中，从第1及第2NM0S 的存取晶体管的栅极电极延伸的栅极配线上所形成的接点的至少一个，是与从相邻接的存 储器存储单位的NMOS的存取晶体管的栅极电极延伸的栅极配线上所形成的接点共有化。
此外，在本发明的另一优选实施例中，从发挥作为所述第1存储节点功能的扩散 层上所形成的驱动晶体管的栅极延伸的栅极配线，通过与发挥作为所述第2存储节点功能 的扩散层共通的接点而连接；从发挥作为所述第2存储节点功能的扩散层上所形成的驱动晶体管的栅极延伸 的栅极配线，通过与发挥作为所述第1存储节点功能的扩散层共通的接点而连接。此外，在本发明的另一优选的实施例中，用以形成存取晶体管的柱状半导体层、与 用以形成驱动晶体管的柱状半导体层的侧壁的周围长(peripherallength)，是根据读取时 的动作裕度(margin)及写入时的动作裕度而决定。此外，依据本发明，在所述半导体器件中，所述4个MOS晶体管配列2行(row) 2列 (column)于所述绝缘膜上；所述4个MOS晶体管配列2行2列于所述绝缘膜上，所述第1NM0S的存取晶体管配列于第1行第1列，所述第1NM0S的驱动晶体管配列于第2行第1列，所述第2NM0S的存取晶体管配列于第1行第2列，所述第2NM0S的驱动晶体管配列于第2行第2列。此外，依据本发明，在所述半导体器件中，所述4个MOS晶体管配列2行2列于所 述绝缘膜上；所述4个MOS晶体管配列2行2列于所述绝缘膜上，所述第1NM0S的存取晶体管配列于第1行第1列，所述第1NM0S的驱动晶体管配列于第2行第1列，所述第2NM0S的存取晶体管配列于第2行第2列，所述第2NM0S的驱动晶体管配列于第1行第2列。


图1是显示本发明第1实施例的SRAM的等效电路。 图2是本发明第1实施例的SRAM的平面图。 图3(a)是本发明第1实施例的SRAM的剖面图。 图3(b)是本发明第1实施例的SRAM的剖面图。 图3(c)是本发明第1实施例的SRAM的剖面图。 图3(d)是本发明第1实施例的SRAM的剖面图。 图4是依步骤顺序显示本发明的制造方法的步骤图。 图5是本发明的外围电路及逻辑电路的一例的CMOS反相器的平面图。 图6是依步骤顺序显示本发明的制造方法的步骤图。 图7是依步骤顺序显示本发明的制造方法的步骤图。 图8是依步骤顺序显示本发明的制造方法的步骤图。 图9是依步骤顺序显示本发明的制造方法的步骤图。 图10是依步骤顺序显示本发明的制造方法的步骤图。 图11是依步骤顺序显示本发明的制造方法的步骤图。 图12是依步骤顺序显示本发明的制造方法的步骤图。
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图13是依步骤顺序显示本发明的制造方法的步骤图。图14是依步骤顺序显示本发明的制造方法的步骤图。图15是依步骤顺序显示本发明的制造方法的步骤图。图16是本发明第2实施例的SRAM的平面图。图17是本发明第3实施例的SRAM的平面图。图18是本发明第4实施例的SRAM的平面图。图19是本发明第5实施例的SRAM的平面图。图20是显示使用现有技术SGT的SRAM的平面图及剖面图。其中，附图标记说明如下101、201、301、401、501 埋入氧化膜102a、202a、302a、402a、502a、102b、202b、302b、402b、502b 平面状硅层103a、103b N+漏极扩散层106a、206a、306a、406a、506a、106b、206b、306b、406b、506b 存取晶体管源极扩散
层上接点107、207、307a、407a、307b、407b、507 存取晶体管栅极配线上接点108a、208a、308a、408a、508a、108b、208b、308b、408b、508b 驱动晶体管源极扩散
层上接点110a、510a、110b、510b 存储节点上接点llla、511a、lllb、511b 栅极配线上接点210a、210b、310a、310b、410a、410b 共通接点114 N+源极扩散层 117栅极绝缘膜118 栅极电极118a、118b、118c 栅极配线119氮化硅膜120平面状硅层121a、121b存取晶体管柱状硅层122a、122b驱动晶体管柱状硅层131氧化硅膜 132氮化硅膜侧壁133 光刻胶 601a、601b 存取晶体管602a,602b 驱动晶体管603a、603b、604a、604b、605 接点606a、606b、606c 栅极电极607,607a,607b N+下部扩散层608 N+上部扩散层 611 LOCOSBL1、BL2、BL3、BL4、BL5、BL6、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6 位线Mal、Mbl、Ma6、Mb6 存储节点Nal、Nbl、Na5、Nb5 节点连接配线Qall、Qa21、Qal2、Qa22、Qal3、Qa23、Qal4、Qa24、Qal5、Qa25 存取晶体管Qdll、Qd21、Qdl2、Qd22、Qdl3、Qd23、Qdl4、Qd24、Qdl5、Qd25 驱动晶体管Ral、Rbl、Ra2、Rb2、Ra3、Rb3、Ra4、Rb4、Ra5、Rb5、Ra6、Rb6 负载电阻元件Vccl 电源电位
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Vccla、Vcclb、Vss2a、Vcc2b、Vcc3、Vcca、Vcc4b、Vcc5a、Vcc5b、Vcc6、Vssl、Vss2、 Vss3a、Vss3b、Vss4、Vss5、Vss6 接地电位线Vssl 接地电位WL1、WL2、WL3、WL4、WL5、WL6 字线
具体实施例方式(实施例1)图1是显示使用在本发明的E/R型4T-SRAM的存储器存储单位的等效电路图。在 图1中各元件符号显示如下BL1及BLBl为位线、WLl为字线、Vccl为电源电位、Vssl为接 地电位、Qall及Qa21为用以对存储器存储单位进行存取的存取晶体管、Qdll及Qd21是为 读取及写入存储器存储单位的数据而驱动存储节点的驱动晶体管、Ral及Rbl是用以供给 电荷至存储节点的负载电阻元件、Mal及Mbl是用以存储数据的存储节点。图2是显示使用本发明的SRAM存储器存储单位的布局图。在SRAM存储单位布局 内，重复配置有图2所示的单元存储单位UC。图3(a)至图3(d)是显示图2的布局图的沿 切割线A-A’至D-D’的剖面结构。首先参照图2及图3说明本发明的布局。在形成于基板上的埋入氧化膜层101等的绝缘膜上形成有平面状硅层(102a、 102b)，且上述平面状硅层(102a、102b)通过进行杂质注入等而成为N+扩散层(103a、 103b)。平面状硅层(102aU02b)分别发挥作为存储节点(MaUMbl)功能。Qall及Qa21为 存取晶体管、Qdll及Qd21为驱动晶体管、Ral及Rbl为由多晶硅等所构成的接点插塞所形 成的负载电阻元件。在本实施例中，1个单元存储单位UC包括有配列2行2列在埋入氧化膜层101上 的晶体管。在第1列，于第1存储节点的平面状硅层102a之上，从图的上侧分别配列有存 取晶体管Qall及驱动晶体管Qdll。此外，在第2列，于第2存储节点的平面状硅层102b之 上，从图的上侧分别配列有存取晶体管Qa21及驱动晶体管Qd21。本实施例的SRAM存储单 位阵列是通过将具备此种4个晶体管的单元存储单位(unit cell)UC连续地配列于图的上 下方向所构成。由图2及图3可明了，发挥作为第1存储节点功能的N+扩散层103a(平面状硅 层102a)是作为存取晶体管Qall及驱动晶体管Qdll共通的扩散层而配置于埋入氧化膜层 101上。此外，同样地，发挥作为第2存储节点功能的N+扩散层103b (平面状硅层102b)是 作为存取晶体管Qa21及驱动晶体管Qd21共通的扩散层而配置于埋入氧化膜层101上。形成于平面状硅层102a上的接点IlOa通过节点连接配线Nal而与在从驱动晶体 管Qd21的栅极电极延伸的栅极配线上所形成的接点Illb连接，而形成于平面状硅层102b 上的接点IlOb通过节点连接配线Nbl而与在从驱动晶体管Qdll的栅极电极延伸的栅极配 线上所形成的接点Illa连接。形成于存取晶体管Qall上部的接点106a连接于位线BL1，而 形成于存取晶体管Qa21上部的接点106b连接于位线BLB1。在从存取晶体管Qall及Qa21 的栅极电极延伸的栅极配线上所形成的接点107是连接于字线WL1。此外，形成于驱动晶体 管(Qdll、Qd21)上部的接点(108a、108b)均是连接于接地电位的配线层Vssl。通过多晶 硅等所形成的接点插塞的Ral及Rbl分别连接于电源电位的配线层Vccla及Vcclb。
字线的配线、位线的配线、电源电位的配线及接地电位的配线是与其他存储器存 储单位的配线共用，因此优选为在较各存储器存储单位内的配线的节点连接配线更上位(a higher-level layer)的层连接。另外，作为上述的阶层性配线的一构成例，为了使各配线不会与不应接触的接点 接触，其构成可实现为将节点连接配线(Nal)、节点连接配线(Nbl)、及接地电位的配线 Vssl形成在最下位的层，且将电源电位的配线(Vccla、Vcclb)形成于这些上位的层，且于 这些上位的层形成位线(BL1、BLB1)，将字线(WLl)配线在最上位的层。在本发明中，是将构成SRAM的各晶体管的源极及漏极定义如下。关于驱动晶体 管(Qdll、Qd21)是将在与接地电压连接的柱状半导体层的上部所形成的扩散层定义为源 极扩散层，且将在柱状半导体层的下部所形成的扩散层定义为漏极扩散层。关于存取晶体 管(Qall、Qa21)，在柱状半导体层的上部所形成的扩散层及在下部所形成的扩散层是依据 动作状态而均成为源极或漏极，为了简化起见，将在柱状半导体层的上部所形成的扩散层 定义为源极扩散层，且将在柱状半导体层的下部所形成的扩散层定义为漏极扩散层。接下来参照图3的剖面结构说明本发明。如图3(a)所示，在埋入氧化膜层101上形成属于存储节点(Mal、Mbl)的平面状硅 层(102a、102b)，而上述平面状硅层(102a、102b)通过杂质注入等而形成作为N+源极扩散 层(103a、103b)。在N+源极扩散层103a上形成有用以形成存取晶体管Qall的柱状硅层 121a，而于N+源极扩散层103b上形成有用以形成存取晶体管Qa21的柱状硅层121b。在 各个柱状硅层的周围形成有栅极绝缘膜117及栅极电极118。在柱状硅层上部通过杂质注 入等形成N+漏极扩散层114。虽未图示，但形成于存取晶体管Qall上的接点106a是连接 于位线BL1，而形成于存取晶体管Qa21上的接点106b是连接于位线BLBl，在从存取晶体管 Qall及Qa21的栅极电极延伸的栅极配线118a上所形成的接点107是连接于字线WL1。如图3(b)所示，在埋入氧化膜层101上形成属于存储节点(Mal、Mbl)的平面状硅 层(102a、102b)，而上述平面状硅层(102a、102b)通过杂质注入等而形成作为N+源极扩散 层(103a、103b)。在平面状硅层102a上形成有由负载电阻元件的多晶硅等所形成的接点插 塞Ral。虽未图示，但在从驱动晶体管Qdll的栅极电极延伸的栅极配线118b上所形成的接 点Illa通过存储节点连接配线Nbl而连接于在N+源极扩散层102b上所形成的接点110b。如图3(c)所示，在埋入氧化膜层101上形成属于存储节点(Mal、Mbl)的平面状硅 层(102a、120b)，而上述平面状硅层(102a、120b)通过杂质注入等而形成作为N+源极扩散 层(103a、103b)。在平面状硅层102a上形成有用以形成驱动晶体管Qdll的柱状硅层122a， 而于平面状硅层102b上形成有用以形成驱动晶体管Qd21的柱状硅层122b。在各个柱状硅 层的周围形成有栅极绝缘膜117及栅极电极118。在柱状硅层上部通过杂质注入等形成有 N+漏极扩散层114。虽未图示，但在驱动晶体管(Qdll、Qd21)上所形成的接点(108a、108b) 均是通过配线层而连接于接地电位Vssl。如图3(d)所示，在埋入氧化膜层101上形成有属于存储节点的平面状硅层102a， 而上述平面状硅层102a通过杂质注入等而形成作为N+源极扩散层103a。在平面状硅层 102a上形成有用以构成存取晶体管Qall的柱状硅层121a、及用以构成驱动晶体管Qdll的 柱状硅层122a。在各个柱状硅层的周围形成有栅极绝缘膜117及栅极电极118。在各个柱 状硅层上部通过杂质注入等形成有N+漏极扩散层114。虽未图示，但在存取晶体管Qall上
9所形成的接点106a是连接于位线BL1，而在驱动晶体管Qdll上所形成的接点108a是连接 于电源电位配线Vssla，而多晶硅插塞Ral是连接于电源电位配线Vcc 1。此外，漏极扩散层 上的接点IlOa通过存储节点连接配线Nal而连接于在从驱动晶体管Qd21的栅极电极延伸 的栅极配线上所形成的接点111b。若将本发明的SRAM与图20的现有技术例作比较，首先，在本发明中是将存储节点 通过与埋入氧化膜邻接的平面状硅层形成，因此不再需要图20的现有技术例中用以将数 据上传至位线的接点(603a、603b)。此外，在本发明中虽是通过形成存储节点的2个扩散层(103a、103b)来形成SRAM 存储单位，但在图20的现有技术例中是通过3个扩散层(607、607a、607b)来形成。因此，在 本发明中扩散层的面积效率较高，而容易设计更小的SRAM面积。再者，每一所述扩散层是 由单纯的长方形形状所构成，因此容易通过OPC(Optical Proximity Correction，光学邻 近修正)进行图案形状的修正，而为适于用以实现较小SRAM存储单位面积的布局。此外， 负载电阻元件(Ral、Rbl)并非如现有技术例配置在多晶硅配线层，而是配置于发挥作为存 储节点功能的扩散层(103a、103b)之上。因此，在本发明中，在与配置晶体管的区域之外其 他的区域不须设置负载电阻元件配置用的空间，而可较现有技术例将SRAM面积更为缩小。在本发明中，负载电阻元件是通过由多晶硅等所形成的接点插塞来形成。负载电 阻元件的电阻值可通过多晶硅成膜时的杂质的浓度来控制。通过多晶硅等所形成的接点插 塞也可形成于柱状硅层间的较狭窄的区域，因此可有效缩小SRAM存储单位面积。另外，接点插塞即使不以多晶硅等的半导体形成，而通过将TiN等电阻较高的金 属埋入于插塞整体也可形成。此外，在本发明的实施例所示的布局以外，上述接点插塞也可通过一面微调整 SRAM存储单位的布局一面以最佳的布局进行配置而设计面积较小的SRAM存储单位。在本发明中，栅极绝缘膜是以Hf02等的High_k(高介电常数)膜形成，而栅极电 极是以TiN及TaN等的金属膜、或金属膜与部分经硅化物化的多晶硅的叠层结构来形成为 优选。此外，在本发明中，上述柱状硅层的沟道部是以未掺杂有杂质，或杂质浓度在 le-17cm-3以下为优选。若杂质浓度高到此程度以上，则由于杂质的统计上的变动所导致的 晶体管的特性参差不齐就会变大，且读取裕度等的SRAM动作裕度就会显著劣化之故。此 时，晶体管的阈值调整可不通过沟道部的杂质浓度进行，而通过调整栅极材料的工作函数 来进行。以下参照图4至图15说明用以形成本发明的半导体器件的一制造方法例。在各 图中，(a)是显示平面图，(b)是显示沿A-A’线的剖面图。如图4所示，在埋入氧化膜101上于形成有膜厚IOOnm至400nm左右SOI层的 SOI (Silicon-On Insulator，绝缘层上覆硅)基板上，进行膜厚50nm至IOOnm左右的氮化 硅膜等的掩膜119的成膜。之后，通过光刻形成柱状硅层的图案，且通过蚀刻形成柱状硅层 (121a、121b、122a、122b)。柱状硅层的直径为5至50nm左右、高度为30至300nm左右。此 时，在柱状半导体底部先以IOnm至50nm左右的厚度形成平面状硅层120。如图5所示，将硅层分离，形成作为存储节点的平面状硅层(102a、102b)。在本发 明中，元件分离仅以将平面状硅层分离即可形成，因此步骤数较少，且可形成具有最小加工尺寸的分离宽度的元件分离。其后，通过离子注入等导入杂质，而将平面状硅层形成作为柱 状硅层下部的N+漏极扩散层。此时，杂质是以到达埋入氧化膜101，再者杂质是以分布成覆 盖柱状硅层的底部的方式调整注入条件为优选。此外，通过氮化硅膜掩膜119而使杂质不 导入于柱状硅层上部。如图6所示，通过CVD (Chemical Vapor Deposition,化学气相沉积)法或 ALD (Atomic Layer Deposition,原子层沉积)法将 Hf02 等的 High-k 膜 117 以 1 至 5nm 左 右的厚度成膜作为栅极绝缘膜。接下来，将TiN或TaN等的栅极导电膜118以10至50nm 左右的厚度成膜作为栅极导电膜。如图7所示，将氧化硅膜131成膜而将柱状硅层间埋入。如图8所示，通过CMP(Chemical Mechanical Polishing，化学机械研磨)将氧化 硅膜131、柱状硅层上部的栅极导电膜118、High-k膜117进行研磨，使栅极上面平坦化。通 过CMP将栅极上部平坦化，借此可实现良好的栅极形状，且可抑制栅极长度的参差不齐。在 CMP时，使用柱状硅层上部的氮化硅膜掩膜119作为CMP的阻挡层(stopper)。通过使用氮 化硅膜掩膜119作为CMP阻挡层，即可重现性良好地控制CMP研磨量。如图9所示，为了决定栅极长度，乃将栅极导电膜118及氧化硅膜131进行回蚀， 以形成柱状硅层侧壁的栅极电极。此时，尽可能以相同速率将栅极导电膜118与氧化硅膜 131进行蚀刻，甚且使用相对于氮化硅膜掩膜119采取高选择比的蚀刻条件。如图10所示，将氮化硅膜成膜，且通过回蚀，于金属栅极的上部形成氮化硅膜侧 壁(side wall) 132。此时，以残留于栅极上的氮化硅膜侧壁132刚好覆盖栅极的方式设定 氮化硅膜成膜量与回蚀量。由此氮化硅膜侧壁所覆盖的部分的栅极是在后续步骤的栅极蚀 刻时受到保护，因此可按栅极导电膜的成膜膜厚量自行调整形成栅极电极。如图11所示，通过湿蚀刻将残存于金属栅极上的氧化硅膜131加以去除。如图12所示，使用光刻胶或多层光刻胶133，通过光刻方式形成栅极配线图案。如图13所示，以光刻胶133为掩膜，将栅极底部及栅极下的High_k膜进行蚀刻并 予以去除。借此而形成栅极配线(118a至118c)。如上所述，在将氮化硅膜形成于柱状硅 层的上部的结构中，通过依序进行通过CMP将栅极上面平坦化的步骤、用以决定栅极长度 的蚀刻、栅极电极保护用的氮化膜侧壁的形成、栅极配线的图案化、以及用以形成栅极配线 的蚀刻，即可以良好的栅极形状形成尺寸差异甚小的栅极，且可更自由地形成栅极配线。此 外，由于可自行调整地控制栅极电极的膜厚，因此可缩小占有面积及削减栅极与扩散层间 的寄生电阻。如图14所示，通过湿蚀刻处理将氮化硅膜掩膜119及氮化硅膜侧壁132加以去 除。之后，通过离子注入等导入杂质，而形成柱状硅层上部的N+源极扩散层114。如图15所示，形成由多晶硅等所形成的接点插塞(Ral、Rbl)作为负载电阻元件。 于多晶硅的成膜时添加磷或硼等的杂质，即可通过调整杂质浓度而调整电阻值。之后，形成 通常的接点(107、106a、108a、110a、llla、106b、108a、110a、llla)。在本发明中是以柱状硅层底部的N+漏极扩散层(103a、103b)形成至埋入氧化膜 层101为止的方式设定杂质分布，且于晶体管操作(operation)时，是以柱状硅层内部完全 空乏化的方式设定柱状硅层的尺寸或杂质浓度为优选。如上所述，通过设定N+漏极扩散层 (103a、103b)的杂质分布，柱状硅层的内部不依赖晶体管的动作状态即成为浮体(floating
11body)结构，而可形成不受基板电压影响的晶体管。此外，通过将N+漏极扩散层(103a、 103b)的杂质扩散至埋入氧化膜101为止，即可大幅减少漏极扩散层电容的底面成分，且可 降低整体漏极扩散层的寄生电容。另外，在图3的剖面图中，杂质虽是以完全覆盖柱状硅层 的底部的方式扩散，但杂质即使不完全覆盖柱状硅层底部，在操作上也无问题。(实施例2)图16是显示本实施例的SRAM存储单位布局。在本实施例中与实施例1不同的处 为以下各点。属于存储节点的平面状硅层202a、及从驱动晶体管Qd22的栅极电极延伸的栅 极配线通过跨及两者所形成的共通的接点210a连接，而属于存储节点的平面状硅层202b、 及从驱动晶体管Qdl2的栅极电极延伸的栅极配线通过跨及两者所形成的共通的接点210b 连接。如上所述，将栅极与存储节点通过接点连接，而非通过配线层加以连接，即可将SRAM 存储单位内的接点数减少，因此可通过调整柱状硅层及接点的配置而将存储单位面积缩 小。另外，如第1实施例所述，字线的配线、位线的配线、电源电位的配线及接地电位 的配线，为了与其他存储器存储单位的配线共用，优选为配置在较属于各存储器存储单位 配线的节点连接配线更上位的层。另外，在本实施例中，节点连接配线通过接点而形成。关于此以外之点是与实施例1所示的构成相同，故省略说明。(实施例3)图17是显示本实施例的SRAM存储单位布局。在本实施例中，在SRAM存储单位阵 列内配列于图17的单元存储单位UC的第1列的晶体管，其配置构成是与配列在与在该单 元存储单位UC的上侧或下侧邻接的存储器存储单位的第2列的晶体管相等；而配列于单元 存储单位UC的第2列的晶体管，其配置构成是与配列在与在该单元存储单位UC的上侧或 下侧邻接的存储器存储单位的第1列的晶体管相等。即，在配列于图17的单元存储单位UC 的第1列的晶体管Qal3、Qdl3的上侧，是从上依序配列有与配列于第2列的晶体管Qa23、 Qd23相同的晶体管。因此，在存取晶体管Qal3的图面上侧是成为邻接配列有存取晶体管， 而于存取晶体管Qa23的图面下侧也成为邻接配列有存取晶体管。通过如此配置SRAM存储 单位，从存取晶体管Qal3的栅极电极延伸的栅极配线是与邻接于图面的上侧的存储器存 储单位的存取晶体管的栅极电极连接，而可将对于字线WL3的接点(307a、307b)在其栅极 配线上共有。在实施例1中，对于字线WL3的接点(307a、307b)虽形成于存储节点与存储 节点之间，但在本实施例中是配置于与上下的SRAM存储单位的边界上，因此可将存储节点 间的空间缩小，且以在图面上而言，可将SRAM存储单位的横方向的长度缩小。此外，如第1实施例所述，字线的配线、位线的配线、电源电位的配线及接地电位 的配线，为了与其他存储器存储单位的配线共用，优选为配置在较属于各存储器存储单位 内配线的节点连接配线更上位的层。以此点而言，作为阶层式配线的一构成例，可实现将由 接点所形成的节点连接配线(310a、310b)在下位的层进行配线、将字线(WL3)及接地电位 的配线(Vss3a、Vss3b)在中位的层进行配线、将位线的配线(BL3、BLB3)与电源电位的配 线Vcc3在上位的层进行配线，而使各配线不会与不应接触的接点接触的构成。另外，在本 实施例中，节点连接配线通过接点而形成。关于此以外的构成是与实施例1相同，故省略说明。(实施例4)
12
图18是显示本实施例的SRAM存储单位布局。在本实施例中与实施例3不同之点 是将驱动晶体管Qdl4与多晶硅插塞Ra4的位置对调之点、及将驱动晶体管Qd24与多晶硅 插塞Rb4的位置对调之点。因此，栅极配线的布局乃成为长方形的形状，而容易形成栅极 配线。此外，在本实施例中，电源配线(Vcc4a、Vcc4b)是与字线WL4平行形成，而接地配线 Vss4是与位线(BL4、BLB4)平行形成。另外，如第1实施例所述，字线的配线、位线的配线、电源电位的配线及接地电位 的配线，为了与其他存储器存储单位的配线共用，优选为配置在较属于各存储器存储单位 内配线的节点连接配线更上位的层。以此点而言，作为阶层式配线的构成的一例，可实现与 实施例3同样的构成。另外，在本实施例中，节点连接配线通过接点而形成。关于此以外之点是与实施例1所示的构成相同，故省略说明。(实施例5)图19是显示本实施例的SRAM布局。在本实施例中与实施例1不同之点，是用以 形成存取晶体管的柱状硅层的形状与用以形成驱动晶体管的柱状硅层的大小不同。在E/R 型4T-SRAM中，通过针对存取晶体管提高驱动晶体管的驱动能力，而可改进读取裕度。如本 实施例所示，通过将用以形成驱动晶体管的柱状硅层的周围长度增大，即可提高驱动晶体 管对于存取晶体管的驱动能力，且可扩大读取裕度。另一方面，欲改进写入裕度时，针对驱动晶体管提高存取晶体管的驱动能力可达 到效果。此时，通过将用以形成存取晶体管的柱状硅层的周围长度增大，且通过提高存取晶 体管对于驱动晶体管的驱动能力，即可改进写入裕度。然而，若将柱状硅层的直径增大，由于通过栅极的沟道控制会变弱，因此短沟道 (short channel)效应变大，而使晶体管的断开时泄漏(off leak)增加。因此，增加柱状硅 层的周围长度时，须考虑沟道宽度增加所导致的对于晶体管能力的改进与短沟道效应所导 致的对于断开时泄漏的增加的取舍(trade off)来进行。另外，柱状硅层的形状不仅为圆 形，也可通过作成椭圆形或长方形等的形状来增长柱状硅层的周围长度。此时，可一面抑制 短沟道效应，一面改进晶体管的能力。如上所述，通过变更存取晶体管、驱动晶体管的各个形状，即可调整各种SRAM特 性。另外，如第1实施例所述，字线的配线、位线的配线、电源电位的配线及接地电位 的配线，为了与其他存储器存储单位的配线共用，优选为配置在较各存储器存储单位内的 配线的节点连接配线更上位的层。以此点而言，作为阶层式配线的构成的一例，可实现与上 述实施例1同样的构成。关于此以外之点是与实施例1所示的构成相同，故省略说明。综上所述，依据本发明，在使用4个MOS晶体管及2个电阻元件而构成的静态型存 储器存储单位中，所述MOS晶体管是朝垂直方向配置漏极、栅极、源极的SGT，通过在基板侧 形成存储节点的SRAM结构所获致的面积效率改进、使用SOI基板所获致的分离宽度狭窄的 元件分离、及由多晶硅等所形成的接点插塞作为负载电阻元件，即可实现具有较小存储器 存储单位面积的E/R型4T-SRAM。
1权利要求
一种半导体存储器件，其包括有在基板上形成有4个MOS晶体管及2个负载电阻元件的绝缘膜上所配列的静态型存储器存储单位；其特征在于，所述4个MOS晶体管分别是将源极扩散层、漏极扩散层及柱状半导体层在基板上所形成的绝缘膜上朝垂直方向阶层性地配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极；发挥作为第1及第2NMOS的存取晶体管、第1及第2NMOS的驱动晶体管的功能，其中该第1及第2NMOS的存取晶体管是用以为了保持存储器存储单位数据而供给电荷并且对存储器进行存取，而该第1及第2NMOS的驱动晶体管是用以为了写入及读取存储器存储单位的数据而驱动存储节点；第1NMOS的存取晶体管及第1NMOS的驱动晶体管相互邻接配列；第2NMOS的存取晶体管及第2NMOS的驱动晶体管相互邻接配列；在第1NMOS的存取晶体管及第1NMOS的驱动晶体管中发挥作为保持数据的第1存储节点功能的第1扩散层作为所述第1NMOS的存取晶体管及所述第1NMOS的驱动晶体管共通的扩散层而配置于所述绝缘膜上；在第2NMOS的存取晶体管及第2NMOS的驱动晶体管中发挥作为保持数据的第2存储节点功能的第2扩散层作为所述第2NMOS的存取晶体管及所述第2NMOS的驱动晶体管共通的扩散层而配置于所述绝缘膜上；将所述2个负载电阻元件的各个分别配置于所述第1扩散层及所述第2扩散层之上。
2.如权利要求1所述的半导体存储器件，其特征在于，所述2个负载电阻元件是形成作 为由所述第1扩散层上所形成的半导体或金属所构成的第1接点插塞及由所述第2扩散层 上所形成的半导体或金属所构成的第2接点插塞。
3.如权利要求1所述的半导体存储器件，其特征在于，从第1及第2NM0S的存取晶体管 的栅极电极延伸的栅极配线上所形成的接点的至少一个，是与从相邻接的存储器存储单位 的NMOS的存取晶体管的栅极电极延伸的栅极配线上所形成的接点共有化。
4.如权利要求1所述的半导体存储器件，其特征在于，从发挥作为所述第1存储节点功 能的扩散层上所形成的驱动晶体管的栅极延伸的栅极配线，通过与发挥作为所述第2存储 节点功能的扩散层共通的接点而连接；从发挥作为所述第2存储节点功能的扩散层上所形成的驱动晶体管的栅极延伸的栅 极配线，通过与发挥作为所述第1存储节点功能的扩散层共通的接点而连接。
5.如权利要求1所述的半导体存储器件，其特征在于，用以形成存取晶体管的柱状半 导体层、与用以形成驱动晶体管的柱状半导体层的侧壁的周围长，是根据读取时的动作裕 度及写入时的动作裕度而决定。
6.如权利要求1所述的半导体存储器件，其特征在于，所述4个MOS晶体管配列2行2 列于所述绝缘膜上；所述第1NM0S的存取晶体管配列于第1行第1列， 所述第1NM0S的驱动晶体管配列于第2行第1列， 所述第2NM0S的存取晶体管配列于第1行第2列， 所述第2NM0S的驱动晶体管配列于第2行第2列。
7.如权利要求6所述的半导体存储器件，其特征在于，共有在从所述第1及第2NM0S的存取晶体管的栅极延伸的栅极配线上所形成的接点。
8.如权利要求1所述的半导体存储器件，其特征在于，所述4个MOS晶体管配列2行2 列于所述绝缘膜上；所述第1NM0S的存取晶体管配列于第1行第1列， 所述第1NM0S的驱动晶体管配列于第2行第1列， 所述第2NM0S的存取晶体管配列于第2行第2列， 所述第2NM0S的驱动晶体管配列于第1行第2列。
全文摘要
本发明是在由纵型晶体管SGT所构成的E/R型4T-SRAM中，实现较小的SRAM存储单位面积与稳定的动作裕度。在使用4个MOS晶体管及2个负载电阻元件所构成的静态型存储器存储单位中，构成所述存储器存储单位的MOS晶体管是形成于在埋入氧化膜上所形成的平面状硅层上，而所述平面状硅层为存储节点，所述MOS晶体管的漏极、栅极、源极是呈垂直方向配置，而栅极具有包围柱状半导体层的结构，负载电阻元件实现由在所述平面状硅层上所形成的多晶硅插塞所形成的较小的面积的SRAM存储单位。
文档编号H01L21/8244GK101911286SQ20098010240
公开日2010年12月8日 申请日期2009年1月29日 优先权日2008年1月29日
发明者新井绅太郎, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社