专利名称：在衬底窗区域上具有减少构形的soi半导体器件的制作方法
技术领域：
总的来说，本发明是有关集成电路，尤其是有关包括形成在衬底的晶体材料中的如衬底二极管的半导体元件的SOI半导体器件。
背景技术：
集成电路的制造需要大量的如晶体管和其他类似物的电路元件，并且按照特定的线路布局，形成在给定的芯片区域上。一般而言，目前实施有多个工艺技术，其中用于例如微处理器、存储芯片、专用集成电路(application specific ICs，简称ASICs)和其他类似物的复杂电路，考虑到运行速度和/或功耗和/或成本效益，CMOS技术由于优越的特性，是前途最有希望的方法之一。在采用CMOS技术制造复杂的集成电路时，数百万个互补晶体管，即 N沟道晶体管(N-channeltransistor)和 P 沟道晶体管(P-channel transistor)，形成在包含结晶半导体层的衬底上。MOS晶体管不论是N沟道晶体管或P沟道晶体管，包括所谓的PN结，其是由高掺杂漏极和源极区的接口与设置在漏极区和源极区之间的反向或微弱掺杂沟道区形成。沟道区的电导率(conductivity)，即导电沟道的驱动电流能力，是由形成在沟道区上的栅极电极控制，并且由薄绝缘层隔开。由于栅极电极施以适当的控制电压，所以在形成导电沟道后，沟道区的电导率尤其是取决于源极和漏极区之间的距离，这也被称为沟道长度。因此，减少特征尺寸，特别是，场效应晶体管的栅极长度，已成为重要的设计标准。鉴于进一步提高晶体管的性能，除了其他优点外，由于减少了 PN结的寄生电容的特点，从而允许比块状晶体管(bulk transistors)更高的开关速度(switching speed)，使得绝缘体上覆半导体或硅(semiconductor-or silicon-on-insulator，简称S0I)架构用于制造MOS晶体管的重要性不断增加。在SOI晶体管中，设置漏极和源极区以及沟道区的半导体区，也被称为体区(body)，是被介质包封的(dielectrically encapsulated)。这种构造提供了显着的优势，但也产生了许多的问题。举例来说，如二极管等的半导体元件，由于某些器件的要求，可能必须在衬底材料中实现，从而需要适当区域的形成，其中必须曝露衬底材料。任何这样的区域可称为衬底窗，并且由于突出的表面构形(pronounced surface topography)，可能影响进一步的处理。例如，由于晶体管显着的热产生，如微处理器等的高性能器件的一个重要问题即是高效的器件内部的温度管理。由于埋入绝缘层造成的SOI器件的减少的热耗散能力，SOI器件中的瞬间温度的相应传感特别的重要。在通常的情况下，热传感应用可能使用适当的二极管结构，其中二极管的特性可允许获得在二极管结构附近的热状况的信息。在二极管结构的基础上获得各自的测量数据的敏感性和准确性，显着依赖于二极管的特性，即二极管的电流/电压特性，这可能取决于温度和其它参数。因此，热传感应用通常希望能够提供实质上“理想”的二极管特性，以便允许在半导体器件内的温度状况的精确估计。在SOI器件中，相应的二极管结构，即各自的PN结，常形成在衬底窗区域，即位在埋入绝缘层下面的衬底材料中，上面形成了“主动”(active)半导体层，用于在其中形成晶体管元件。因此，至少需要有一些额外的处理步骤，例如，蚀刻通过半导体层，或相应的沟槽隔离区域，用以及通过埋入绝缘层，以曝露结晶衬底材料。另一方面，通常设计用于形成衬底二极管的工艺流程，以表现与用于形成实际如晶体管结构的电路元件的工艺顺序高度的兼容性。虽然在先进的SOI半导体器件中提供衬底二极管，是半导体器件运行时获得可靠的温度数据最有前途希望的方法，但是传统形成衬底二极管的方法可能导致重大的产率损失，因此，由于器件特征，如晶体管和线等的不断萎缩，在相应的衬底窗造成性能的损失。 例如，在包括场效应晶体管的先进的半导体器件中，栅极长度已达到约40纳米及以下的数值，从而提高封装密度，并且还提供了单个晶体管的优越性能。同样，布线网络(wiring network)，即结合适当的接触层(contactlevel)的金属化系统，必须妥善应用在先进半导体器件的器件层中的提高的封装密度，从而也需要减少横向尺寸的接触元件和金属特征。 同时，各种金属化层的厚度或高度可能要减少，以符合减少的横向尺寸。在接触层的制造期间，即在其中形成连接到以半导体为基础的电路元件的接触区的电介质材料和相应的接触元件，以及在复杂的金属化系统的金属化层的制造期间，必须采用许多非常复杂的工艺，例如光刻工艺、沉积和图案化工艺，可能对特定制造阶段考虑的半导体器件的整体的表面构形非常敏感。特别是，在抛光工艺的基础上，任何材料的去除过程已确定在形成接触元件和金属化层时，会造成重大的不平整，参考图1，将进行更详细的描述。图1示意性说明半导体器件100的横截面图，其代表SOI器件100包括衬底101、 埋入绝缘层103和以硅为基础的半导体层104。衬底101可代表硅衬底，因此包括结晶衬底材料102，其上形成埋入绝缘层103，这通常是由二氧化硅组成。如图所示，在特定的器件区域IlOA中，埋入绝缘材料103和半导体层104至少部分被去除，以便在结晶衬底材料102 内的器件区域IlOA中，提供任何的电路元件。如前所述，器件区域IlOA也可称为衬底窗， 并且经常用于实现器件区域IlOA内的结晶衬底材料202之中及之上的多数个衬底二极管 150。另一方面，器件区域1IOB包括半导体层104，在其中及其上形成电路元件，例如先进的晶体管等，其中，为了方便，单个晶体管元件I60绘示于图1。如上所述，在先进的应用中，晶体管160可包括栅极长度大约40纳米(nm)及以下的栅极电极结构161。此外，晶体管160包括漏极和源极区162，其中至少其较深的区域具有大致相同的配置，即掺杂剂浓度，如衬底二极管150的高掺杂区152，然而，其中掺杂区152 形成在器件区域IlOA内的晶体衬底材料102中所设置的适当的掺杂阱区102W内。同样， 衬底二极管150可进一步包括高掺杂区153，与晶体管160相比，其具有与逆导型(inverse conductivity type)晶体管元件的任何漏极和源极区相类似的配置。为了方便起见，任何此类的晶体管不绘示于图1。在绘示的例子中，晶体管160可代表N沟道晶体管，因此，漏极和源极区162和高掺杂区152代表N掺杂区。在阱区102W中结合N型掺杂，区152可代表衬底二极管150的阴极。另一方面，P掺杂区153可形成具有N型阱区102W的PN结102P， 因此可作为衬底二极管150的阳极。此外，如绘示，由于减少电路元件160和150的接触电阻率，金属硅化物区164和151分别可提供在如以镍硅化物及其类似物为形式的高掺杂区 162，152，153。阴极侧，即区152，以及阳极侧，即区153，在每一个衬底二极管150内被部分阱区102W隔开，其上提供部分的埋入绝缘层103和半导体层104，以103D，104D表示。依整体工艺策略的不同，额外的材料，如栅电介质材料，和电极材料，如多晶硅等等，可形成在部分104D上。应能进一步理解的，在其他情况下，部分104D可代表绝缘材料，即通常形成在半导体层104中，以横向界定相应的主动区或半导体区的剩余隔离结构，在其内及其上形成如晶体管160等的电路元件。为了方便起见，任何此类的隔离结构不绘示于图1。在器件层上，即半导体层104和其内及其上形成的任何电路元件，如晶体管160，以及器件区域 IlOA内的衬底二极管150上，提供接触层120，可被视为用于连接电路元件160，150与金属化系统的接口，为了方便说明，其中绘示第一金属化层130。接触层120包括一个或多个适当的电介质材料，如层121结合层122，例如，分别为氮化硅和二氧化硅的形式。此外，接触层120包括接触元件123A，123B，其一方面连接到掺杂半导体区152，153，另一方面连接到层104中的如漏极和源极区162的掺杂半导体区。接触元件123A，123B以适当的导电材料的形式提供，如钨，铝等等，可能结合适当的导电阻挡层材料，如氮化钛，钛等等。金属化层130包括任何适当的电介质材料，如低K电介质材料，可理解的是，具有介电常数为3.0或更少的电介质材料，并结合任何其他材料，如蚀刻终止层(未绘示)等等。此外，金属线133a提供于电介质材料131中，用以连接到器件区域IlOA内的接触元件 123A，而金属线13 连接到器件区域IlOB内的接触元件12!3B。金属线133A，13 通常由铜结合如钽，氮化钽等等的适当的导电阻挡层材料所组成。如图1所绘示的半导体器件100，可通过以下的工艺策略为基础形成。器件区域 IlOA内的结晶衬底材料102的阱区102W，可能于任何适当的制造阶段形成，即在半导体层 104中形成相应的主动区后，通过执行遮罩植入工艺。为此，执行高能量植入工艺，以通过层104和103植入区102W的阱掺杂剂种(well dopant species)，并进入到结晶衬底材料102。在其他情况下，通过提供适当的蚀刻遮罩，以蚀刻通过层104，103，衬底窗IlOA可先形成，从而曝露器件区域IlOA内的部分衬底材料102，同时保留部分104D，103D。在其他情况下，在相应的栅极电极结构，如晶体管160的栅极电极结构161形成后，可能执行用于曝露在区域IlOA内的部分材料102的相应的蚀刻工艺。此后，执行任何适当的工艺， 以完成晶体管160，从而进行用于形成N型和P型晶体管的漏极和源极区162的适当的植入工艺，从而也适用于形成衬底二极管150的高掺杂区152和153的适当的遮罩机制。在用于激活掺杂剂的任何退火工艺和再结晶离子植入导致的损害后，也开始掺杂剂的扩散， 如果需要的话，金属硅化物区164，151可普遍形成在晶体管160和衬底二极管150中。因此，电路元件160和150可在大致相同的工艺顺序的基础上形成，从而提供非常有效的整体生产流程，然而，在器件区域IlOA和IlOB之间的高度水平产生显着的差异。高度水平的差异造成的突出表面构形可能反过来导致器件100进一步处理时的重大不平整。S卩，在沉积电介质材料或接触层材料之后，在器件区域IlOA和IlOB之间可能仍存在一定程度的高度差。也就是说，通常情况下，如氮化硅材料的材料121，在具有或多或少共形沉积行为(conformal deposition behavior)的等离子体增强化学气相沉禾只(plasma enhanced chemical vapor exposition，简称PECVD)技术的基础上沉积。此后，沉积例如以二氧化硅为形式的材料122，例如，通过优越的填洞能力的沉积技术，例如高密度等离子体CVD、次大气压(sub-atmospheric)CVD，从而提供区110A和110B之间一定程度的水平，然而，其中即使为了改善整体的表面构形执行任何额外的抛光工艺，高度水平在某些整体的差异可能依然存在。在提供电介质材料122后，应用先进的光刻工艺，用以形成适当的蚀刻掩膜， 例如硬掩膜、阻剂掩膜(resist mask)等等的形式，这可在随后的各向异性蚀刻顺序的期间使用，用于蚀刻通过材料122和最终通过材料121进入到金属硅化物区164，151。此后，接触开口充满需要的导电材料，可与导电阻挡层材料结合，以及由化学机械抛光(chemical mechanicalpolishing，简称CMP)去除其任何多余的材料，其中必须调整工艺参数，以便在具有减少的整体高度水平的器件区域IlOA中，也可靠地去除任何金属残留物。在包含约 60纳米栅极长度的晶体管元件的器件代，高度水平的相应差表示为110H，已经通过提供增加厚度的电介质材料122，考虑到用以一般地利用非共形沉积行为的优势，可能结合CMP工艺的拉平效应，而在工艺参数的基础上进行接触元件123A，123B的任何多余材料的去除， 其中达到高度的“碟形下陷”(dishing)情形，也就是说，比电介质材料122更优越的去除金属。在这种方式下，接触层多余的金属可有效地从器件区域IlOA内去除，然而，其可能导致约60纳米甚至更高的水平差110H。此后，基于任何适当的工艺策略，金属化层130通过沉积电介质材料131形成，接着，基于先进的光刻工艺，图案化(patterning)材料131。其次，沉积任何适当的导电阻挡层材料(未绘示)，接着，沉积如铜等的实际填充材料。此后， 通过适当的平坦化技术，如CMP，去除任何多余的材料，从而也需要在器件区域IlOA内的导电材料的去除，其可有不同的高度水平(110D)。因此，在器件区域IlOA内可靠地去除任何金属残余物后，会造成在器件区域IlOB中的金属化层130的厚度显着减少，可能会因此导致其中所提供的任何金属线13 的性能降低。在进一步扩大个别电路元件的尺寸后，也必须调整横向特征尺寸和一般金属化层 130的厚度。例如，在采用了 40纳米及以下的栅极长度的技术中，金属化层130的厚度可能是高度差IlOH或IlOD类似的量级，从而将导致在器件区域IlOA内可靠地去除多余的材料后，在器件区域IlOB内的金属化层130的厚度不可接受的减少。另一方面，由于如在接触层中蚀刻深度普遍增加的显着高度差异，在用于形成接触元件123A，123B的复杂图案化工艺中可能出现显着的变化，从而促成显着的衬底对衬底(substrate-to-substrate)的变化， 因此，进一步增加接触层120的电介质材料122的厚度用以进一步减少高度差110H,未必是前途有望的选择。因此，在公知的方法中，通常情况下，可采用折中的CMP参数以及层120和 130的厚度，然而，在完成相应的抛光工艺后，存在任何金属残留物仍在器件区域IlOA中的显着可能性。在这种情况下，可能会产生金属线133A之间的漏电路径(leakag印aths)或短路，从而至少减少衬底二极管150的性能，或造成这些器件的其中之一彻底的失败。由于可靠的温度数据极大地依赖于二极管的特性，可靠性的减少或衬底二极管的性能的退化可能导致显着的产量损失和/或半导体器件100的功能缩减。本发明是针对可避免或至少减少以上所指出的一个或多个问题的影响的各种方法。
发明内容为了提供本发明的一些态样的基本了解，以下提出本发明的简化概要。这概要不是本发明的彻底的纵览。它不是要确定本发明的关键或重要元件或叙述本发明的范畴。其主要目的是用简化的方式提出一些概念作为稍后讨论更详尽描述的序言。一般情况下，本发明提供的制造技术，其中衬底二极管可与先前的工艺策略高度兼容，其中在形成半导体器件的接触层后，通过实施额外的平坦化工艺，可减少在个别的二极管之间造成漏电路径和短路的概率。为此，可采用适当的如平坦化材料的材料或适当的电介质材料的平坦化效应，即现有的表面构形的减少，用于执行至少一个额外的平坦化工艺，从而在形成半导体器件的金属化系统后，提供优越的表面平整。在这种方式下，形成在器件区域中的晶体管和在SOI器件中的衬底窗之间的高度水平差异可有效降低，从而避免在金属化系统中不必要的材料损失。为此目的，如CMP工艺的平坦化工艺、蚀刻工艺、或两者的组合，可被执行为非掩膜工艺，从而避免在先前技术中提出的任何额外的光刻工艺。在此披露的一个例示的方法是关于形成SOI半导体器件。该方法包括曝露SOI器件的部分结晶衬底材料，和在结晶衬底材料的曝露部分形成多数个电路元件。该方法还包括在SOI半导体器件的半导体层中形成晶体管，其中，半导体层形成在结晶衬底材料和埋入绝缘层上。该方法另包括在多数个电路元件和晶体管上形成电介质材料，和在电介质材料上形成平坦化材料。此外，平坦化电介质材料是使用平坦化材料。并且，该方法包括在平坦化的电介质材料中形成接触元件，用以连接到晶体管和多数个电路元件。在此披露的另一个例示的方法是关于形成SOI器件。该方法包括通过去除在第一器件区域中的半导体层和埋入绝缘层，曝露在半导体器件的第一器件区域中的结晶衬底材料的一部分。该方法还包括在第一器件区域形成衬底二极管，其中衬底二极管包括在部分的结晶衬底材料中形成PN结。此外，电路元件形成在第二个器件区域的半导体层中，以及第一电介质材料形成在第一和第二器件区域上。该方法还包括执行抛光工艺，用以去除一部分的第一电介质材料，和在第一电介质材料上形成第二电介质材料。此外，该方法包括在存在第一和第二电介质材料的第一和第二器件区域上平坦化表面构形。在此披露的又另一个例示的方法是包括共同形成在半导体器件的半导体层中的晶体管的漏极和源极层和在部分的结晶衬底材料中的PN结，其中半导体层形成在埋入绝缘层上，从而反过来形成在结晶衬底材料上。该方法还包括在晶体管和部分的结晶衬底材料上形成电介质材料。此外，在晶体管和部分的结晶衬底材料上的电介质材料上形成平坦化层。该方法还包括通过执行蚀刻工艺减少表面构形，用以去除部分的电介质材料和平坦化层。
本发明可参考以下结合附加图式的说明而理解，该附图中，同样的组件符号表示同样的组件，且其中图1示意性的说明依据现有技术的SOI半导体器件的横截面视图，其包括已形成多数个衬底二极管在其中的衬底窗，其中在形成接触层和金属化层后，在表面构形中的明显差异可能导致重大的不平整；图加至2d示意性的说明依据本发明的实施例，在形成包含衬底二极管的SOI半导体器件的各个制造阶段期间的半导体器件的横截面视图，其中通过在形成半导体器件的接触层后，提供平坦化材料与蚀刻工艺，可实现优越的表面构形；图加至2f示意性的说明依据本发明另一个实施例的半导体器件的横截面视图， 其中在先进的SOI器件中替代栅极的方法期间，可采用接触层的中间层电介质材料的表面构形；以及图2g至池示意性的说明依据本发明再另一个实施例的半导体器件的横截面视图，其中至少一次沉积和去除周期可应用到中间层电介质材料，并且可结合平坦化材料，用以提高整体的表面构形。
虽然本文所披露的标的容许各种的修改及替代形式，但其特定的实施例已通过附图中的例子来显示，并在本文中详细描述。然而，应该了解的是，本文中特定实施例的描述不是为了要限制本发明所披露的特定形式，相反地，本发明欲涵盖落入本发明的精神与范畴内的所有修改物、相等物、以及替代物，其将如附加的权利要求书所定义。
具体实施方式本发明的各种例示实施例将描述如下。为求清楚，并非所有实际实施方式的特征均描述在此说明书中。当然应该了解的，在任何此种实际实施例的发展中，必须作出许多特定实施方式的决定，以达成开发人员的特定目标，例如遵从与系统有关及商业有关的限制条件，其将随着实施方式的不同而不同。此外，应该了解的是，此种开发的努力可能是复杂且耗时的，然而，对在此技术领域中已受益于本发明的具有通常技艺的人士而言，这将是例行性的工作。现在将参考附图描述本发明的主要标的。各种结构、系统以及装置均示意地绘制在附图中，并且仅用于解释的目的，以免模糊本发明中此技术领域具有通常知识人士已知的细节。然而，加入该等附图是为了描述及解释本发明的例示范例。在本文中所使用的文字及用辞应被理解及诠释为与此技术领域具有通常知识人士所了解的文字及用辞一致的意义。没有特殊定义的名词或用辞，即不同于此技术领域具有通常知识人士所了解的一般及习惯的意义的定义，意味着是要与本文中使用的名词或用辞一致。对名词或用辞欲有特殊意义的情况，即不是此技术领域具有通常知识人士所了解的意义，此种特殊定义将用直接且不含糊地对该名词或用辞提供特殊定义的定义方式在说明书中清楚提出。一般而言，本文中所披露的标的提供了形成的晶体管元件，以及衬底二极管形成在其中的器件区域或衬底窗，并且在形成SOI半导体器件的接触层后，器件区域之间的高度水平差会明显降低的制造技术，而不需要不适当的电介质材料的厚度，这可通过实施基于额外的电介质材料(如有机平坦化材料等)的平坦化工艺实现，其中在形成金属化系统的第一金属化层后，蚀刻工艺和/或抛光工艺可提供优越的表面条件。在一些说明的实施例中，通过提供具有与中间层电介质材料相同蚀刻率的平坦化材料，和实施如等离子体辅助蚀刻工艺的蚀刻工艺，可实现优越的器件构形，从而较佳地去除具有增加的高度水平的器件区域上的中间层电介质材料的材料，因此有效地“平坦化”总体的表面构形。在这方面， 所谓的“平坦化”被理解为在沉积电介质材料后，降低衬底窗和器件区域之间的高度水平的差异，其包括相对于初始高度差至少有三分之一的晶体管元件。在其他说明的实施例中，除了提供有机平坦化材料之外，在第一抛光工艺后，可另外提供任何其他适当的电介质材料， 如中间层电介质材料的又另一层，其中优越的填缝能力可导致降低的表面构形，可接着通过执行如上所述的抛光工艺或蚀刻工艺进一步减少。在一些说明的实施例中，额外的电介质材料的平坦化可用在栅极替换的方法期间，其中晶体管的部分栅极电极结构可由高导电电极金属取代。在任何这种替代栅极的方法中，通常情况下，曝露栅极电极结构的顶面，例如通过CMP，并且随后的占位符 (placeholder)材料可由所需的材料取代。为此，通常情况下，高导电金属，如铝，可在去除占位符材料和任何可被CMP去除的多余材料后沉积，其中，在这种情况下，由于在进行栅极替换的方法后的优越的表面构形，可大大避免衬底二极管或任何其他电路元件上的衬底窗中的任何不必要的漏电路径。因此，在如衬底二极管的SOI器件的结晶衬底材料之中及之上形成的电路元件， 可与传统工艺策略高度的兼容而形成，例如参考图1所述的，同时优越的表面构形可导致漏电路径和短路显着的减少，而不需要在接触层和/或随后的第一金属化层中额外的厚度。参考图加至池，现在将更详细的描述另一个实施例，其中如果需要，也可参考图 1。图加示意性的说明依据本发明实施例的半导体器件200的横截面视图，包括结合埋入绝缘材料203和半导体层204的衬底201。如前所述，结合衬底201、绝缘层203和半导体层204可称为是SOI器件，其中SOI配置可能不提供在一些器件区域中，如器件区域 210A,如前所述，这也可称为衬底窗。另一方面，衬底区210B可视为SOI区域，其中电路元件，如晶体管沈0，可形成在半导体层204之中及之上。另一方面，器件区域210A中的层203 和204可被至少部分的去除，从而至少在某些制造阶段期间，曝露衬底201的结晶衬底材料 202。衬底材料202可包括适当的掺杂阱区202W，其中逆向掺杂的高掺杂区252，253可提供作为部分的电路元件250，这在一些说明的实施例中可代表衬底二极管。在这种情况下，高掺杂区252，253的其中一个，如区253，可形成具有阱区202W的PN结202P。此外，区252， 253的掺杂剂的浓度和基本掺杂剂的轮廓，可能类似于在半导体层204中形成的晶体管的漏极和源极区的浓度和轮廓。例如，在实施例中所示，晶体管沈0的漏极和源极区262可具有与掺杂区252类似的配置，而区253可能具有与逆导型(inverse conductivity type) 晶体管的漏极和源极区类似的配置。此外，金属硅化物区2M可形成在掺杂区252，253中， 以及金属硅化物区264可形成在漏极和源极区沈2中。迄今为止说明的组件，应该理解为可具有相似于参照之前讨论的半导体器件100 的特点。在这种情况下，电路元件，如衬底二极管250，相比晶体管沈0，可具有类似的配置， 例如在掺杂剂的浓度、金属硅化物区254，沈4的配置等方面。在其他情况下，如果需要，电路元件250在配置上可能具有某些差异，例如，如果需要，当相比晶体管元件260时，电路元件250至少在一些不同的工艺步骤的基础上形成。可以进一步理解的是，半导体器件200 可代表先进的器件，其包括个别的电路元件，如晶体管沈0，是在IOOnm及以下的临界尺寸的基础上，以及在高度先进的应用中使用40nm及以下而形成。例如，晶体管沈0的栅极电极结构261可具有在所述特定范围中的栅极长度。图加所示的半导体器件200可在任何适当的工艺策略的基础上形成，例如，通过参考半导体器件100使用以上所述的工艺。也就是说，在任何适当的制造阶段，基于任何适当的遮蔽和蚀刻机制，通过去除层203，204的一部分，可形成衬底窗210A，从而保留部分 204D，203D,因此，曝露器件区域210A内的部分结晶衬底材料202。根据整体的工艺策略，至少电路元件250的某些组件可能会与晶体管沈0的组件共同形成，如漏极和源极区沈2以及掺杂区252。在完成晶体管260和电路元件250的基本配置后，可形成器件层220，这可能包括任何适当的电介质材料，或者是如电介质材料221的形式的材料，例如氮化硅材料，接着是进一步的电介质材料，这也可被称为中间层电介质材料222，例如二氧化硅等的形式。材料 221和222可在任何适当的沉积技术的基础上形成，如同之前也讨论的参考器件100。沉积材料222后，特定目标高度水平220H可随即事先确定，其可能被选定，用以在半导体器件 200进一步处理期间提供接触层220所需要的特性。在实施例中所示，高度水平220H可视为在结晶衬底材料202上的材料222的相应表面的目标高度，从而提供优越的整体表面构形。因此，在沉积电介质材料222后，随即选定初始层的厚度，使得在任何凹陷器件区域内， 如衬底窗210A内，可达到目标高度水平220H。图2b示意地说明具有形成在电介质材料222上的平坦化材料205的半导体器件 200。平坦化材料205可以如高分子材料的有机材料、阻剂(resist)材料等的形式提供，其可应用在例如旋转技术(spin-ontechniques)的基础上的低粘度状态，从而提供高度的非共形沉积行为。因此，在施加材料205后，可得到大致平坦化的表面构形205S，从而相比器件区域210B，在器件区域210A上提供增加数量的材料。可以理解的，有很多平坦化材料可用，并且可使用作为平坦化材料205，其中，在一些说明的实施例中，材料的成分可以选择相比于材料222可有类似的蚀刻率。为此，可以选择所需的蚀刻配方，例如等离子体辅助蚀刻配方，以及通过试验有效地决定并因此选择各种平坦化材料的蚀刻率，用以基于蚀刻配方依从电介质材料222的蚀刻率。此外，蚀刻参数可适用于材料205，222的蚀刻特性以得到相似的蚀刻率。也应该可以理解的，材料205的特性，如抗化性(chemical resistivity), 及抗蚀刻性(etch resistivity)等，因此可结合并入特定的物质，通过执行特定的处理， 如放射处理、热处理等，而适当的调整，从而在提供材料205所需的化学特性(chemical behavior)时，提供高度的灵活性(flexibility)。图2c示意地说明为了去除材料205和任何电介质材料222过多的部分220E，曝露在蚀刻环境206时的半导体器件200。在一些说明的实施例中，可执行蚀刻工艺206作为等离子体辅助蚀刻工艺，从而提供高度定向材料(highly directional material)的去除， 因此即使材料205和222的蚀刻率可能略有不同，仍可导致适度均勻材料的去除。可以理解的，基于氟等的多数个等离子体辅助蚀刻配方适用于蚀刻以二氧化硅为基础的材料，其中，可以调整材料205的去除率，以便能够非常相似于材料222的去除率。例如，材料205， 222的去除率可以相差约30%或更少，如上所述，这可通过选择用于材料205的适当的基底材料(base materials)和/或调整在额外处理的基础上的特性，和/或通过调整蚀刻工艺 206的工艺参数实现。因此，在器件区域210A中可得到高度水平220H，其可与在器件区域 210B中得到的高度水平220B非常相似。在一些说明的实施例中，高度水平220H，220B之间的差可小于区210A中的初始高度水平2201和区210B中的220C的差约65%。可以理解的， 例如，可以通过例如轻度抛光工艺等，也平坦化材料205实现进一步的改良，从而在执行蚀刻工艺206后，实现优越的表面构形。此外，如上所述，通过适当调整材料205和222的蚀刻率，可有效地减少高度水平220H，220B之间的差。因此，可在接触层220中形成接触元件和提供金属化系统的优越的工艺条件的基础上，继续进一步的处理。图二 d示意地说明在进一步先进的制造阶段中的半导体器件200。如图所示，接触元件223A可提供电介质材料222和电介质材料221，用以连接到电路元件250，即在器件区域210A内的结晶衬底材料202中形成的金属硅化物区254。同样，可在器件区域210B中提供接触元件22!3B，用以连接到金属硅化物区沈4。在任何适当的制造策略的基础上，可形成接触元件223A，223B，其中，由于电介质材料222的优越的表面构形，可在优越的工艺均勻性(uniformity)的基础上，完成任何复杂的工艺，如光刻(lithography)，即图案化相应的开口并且再填入导电材料到相同的开口。例如，关于减少整体的表面构形，可不选定材料 222的厚度，如同先前技术，从而提供适于钝化处理(passivating)电路元件沈0，250的层厚度。因此，尤其是可以优越的均勻性完成接触开口的复杂的图案化。同样，可增进沉积， 特别是，通过CMP去除任何多余的材料，可以达到优越的效率和均勻性。此外，在图2d所示的制造阶段中，金属化层230包括适当的电介质材料231或多数个电介质材料，其结合连接到接触元件223A的金属线233A和连接到接触元件22 的金属线23!3B。基本上，金属化层230也可具有如上描述的参照半导体器件100的配置，然而， 其中，可得到优越的整体表面构形的同时，在金属线233A，23 的材料231所需的厚度因此可以实现。也就是说，在考虑到先前技术可能遇到的突出表面构形时，由于优越的表面构形，金属化层230的初始厚度可以实现，这可按照设计要求的选择，而不需要额外多余的厚度。因此，在先进的应用中，金属线233A，23!3B的厚度或高度233T可为约150nm或更少。可在如上讨论的工艺技术的基础上，形成金属化层230，其中，特别是在去除任何多余的金属 (如铜、导电阻隔层材料等)的最后的平坦化工艺期间，在器件区域210A中的金属线233A 之间的金属残余物也可以有效地去除，而不会过度减少金属线23 所需的厚度。因此，相比先前技术，可减少在器件区域210A中的金属线233A之间产生漏电路径的概率。图2e示意地说明在制造阶段中的半导体器件200，其中，例如在如上所述的工艺技术的基础上，可实现提供具有优越的表面构形的电介质材料222。此外，如实施例所示，在形成任何接触元件之前，部分的材料222将被去除，其可能与部分的材料221结合，以曝露栅极电极结构261的表面^1S。为此，可能会执行CMP工艺207，其中，由于工艺207 —定程度的平坦化效应，如曝露表面261S所需要的，最后得到的高度水平220R可导致更加优越的整体表面构形。在曝露表面^lS后，可以执行任何适当的工艺顺序，用以按照先进的取代栅极的方法，取代栅极电极结构261的一个或多个材料。例如，栅极电极结构261可包括栅极电介层(未绘示)，其包括高k电介质材料，或占位符材料，如多晶硅材料等，在曝露的表面^US的基础上，可有效地被去除。此后，适当的金属材料，例如，用于调整工作功能和提供高导电电极材料，可填充到所产生的开口，从而提供用于晶体管260的高k金属栅极电极结构。另外，在其他情况下，在去除一部份后，高k电介质材料可填入栅极电极结构沈1。图2f示意地说明具有如以铝为形式的导电材料^lA的层的器件200，其可能结合其它导电材料，如氮化钛、钽、氮化钽等，形成在栅极电极结构261内和电介质材料222 上。然后，在例如CMP工艺的基础上，可去除任何层^lA的多余材料，其中增进的表面构形可导致在器件区域210A中的导电材料可靠的去除，从而避免任何在半导体器件200的接触层完成后产生的漏电路径，例如，通过形成接触元件，其延伸通过材料222，且其将导致在层 261A的任何材料残留物存在时的漏电流。因此，由于在优越的表面构形的基础上可以在器件区域210A完成可靠且高效的材料^lA的去除，所以可以适用先进的取代栅极的方法。图2g示意地说明依据本发明的再另一的实施例的半导体器件200，如虚线222R所表示，其中可以提供具有厚度的电介质材料222，用以可靠的填充衬底窗210A。此后，可应用抛光工艺208，用以去除一部分的电介质材料222，从而获得在区域210B和210A中的高度水平之间一定程度的平整(leveling)。也就是说，在执行抛光工艺208后，如果需要的话，电介质材料221可使用作为一种有效的停止材料(stopmaterial)，以便随着工艺208的工艺时间的增加，增加停止效应，因此，在区域210A中，材料222所产生的去除可以减少，但同时有效去除在器件区域210B中的材料。在这种方式下，可降低最初的高度水平到一定程度。图池示意地说明在先进的制造阶段中的半导体器件200，其中在沉积工艺209期间，可沉积进一步的电介质材料224，其可具有更多或更少的突出的非共形沉积行为，从而更进一步减少表面构形。在一个说明的实施例中，材料2M可以如二氧化硅材料，以中间层电介质材料的形式提供，其以与电介质材料222类似的方式沉积。此后，可适用进一步的抛光工艺，如基于也可在抛光工艺208 (图2g)中使用的工艺参数，从而进一步降低表面构形， 并在一些说明的实施例中，得到所需的目标厚度，以及因此得到接触层220的高度水平。在其他说明的实施例中，如前面所解释的，在经过抛光工艺进一步平坦化材料2M后，可应用平坦化材料，用以进一步增进表面构形及可蚀刻的平坦化材料。在其他说明的实施例中，在沉积材料2 后，可以执行进一步的CMP工艺，从而进一步平坦化整体的表面构形，如同图2f所绘示的，并在同一时间最终曝露栅极电极的表面。因此，在这种情况下，在通过具有如电介质材料2 的电介质材料的中间沉积的两个或两个以上的抛光工艺获得的优越的表面构形的基础上，可适用取代栅极的方法。因此，本发明提供的制造技术，其中基于额外采用如平坦化材料等的电介质材料， 在通过执行额外的平坦化工艺形成半导体器件的接触层后，SOI器件中衬底窗造成的突出的表面构形可以减少。平坦化工艺可包括适当设计的蚀刻工艺和/或CMP工艺。因此，在复杂的应用中，例如在采用取代栅极的方法时，可提供接触层而无额外的漏电路径，并且可有效的去除在衬底窗区域内的第一金属化层的任何金属残余物，而不会过度减少在晶体管区域上的金属化层的厚度。以上所披露的特定实施例仅供例示之用，本发明可被修改且可用不同，但是对已受益于本文教示的此技术领域具有通常技艺人士是明显的等效方式来实行。例如，以上所述的工艺步骤可用不同顺序来执行。此外，除了如以下的权利要求书所述的外，本发明并不打算对本文所示的结构或设计的细部作限制。因此，明显的，以上所披露的特定实施例可被改变或修改，并且所有此种的变化都被视为在本发明的范畴与精神内。因此，本文所寻求的保护将如以下的权利要求书所阐述。
权利要求
1.一种形成SOI半导体器件的方法，包括下列步骤 曝露所述SOI半导体器件的结晶衬底材料的部分；形成多数个电路元件在所述结晶衬底材料的所述曝露的部分； 形成晶体管在所述SOI半导体器件的半导体层中，所述半导体层形成在所述结晶衬底材料和埋入绝缘层上；形成电介质材料在所述多数个电路元件和所述晶体管上；形成平坦化材料在所述电介质材料上；通过使用所述平坦化材料平坦化所述电介质材料；以及形成接触元件在所述平坦化的电介质材料中，用以连接所述晶体管和所述多数个电路元件。
2.如权利要求1所述的方法，其中，平坦化所述电介质材料包括通过执行蚀刻工艺，去除所述平坦化材料和所述电介质材料的一部分。
3.如权利要求2所述的方法，其中，执行所述蚀刻工艺包括执行等离子体辅助蚀刻工艺。
4.如权利要求1所述的方法，其中，形成所述多数个电路元件包括在所述结晶衬底材料的所述部分中形成衬底二极管的一个或多个PN结。
5.如权利要求1所述的方法，还包括形成金属化层在所述平坦化的电介质材料上，其中，所述金属化层具有约150nm或更少的厚度。
6.如权利要求1所述的方法，还包括在平坦化所述电介质材料后，曝露所述晶体管的栅极电极结构的顶面。
7.如权利要求6所述的方法，还包括以含金属电极材料取代所述栅极电极结构的至少一部分。
8.如权利要求6所述的方法，其中，在目标栅极长度为40nm或更少的基础上，形成所述栅极电极结构。
9.如权利要求7所述的方法，还包括形成第二电介质材料在所述平坦化的电介质材料上和包括所述含金属电极材料的所述栅极电极结构上，以及形成所述接触元件在所述电介质材料和所述第二电介质材料中。
10.一种形成SOI半导体器件的方法，包括下列步骤通过去除第一器件区域中的半导体层和埋入绝缘层，曝露所述SOI半导体器件的所述第一器件区域中的结晶衬底材料的一部分；形成衬底二极管在所述第一器件区域中，所述衬底二极管包括形成在所述结晶衬底材料的所述部分中的PN结；形成电路元件在第二器件区域中的所述半导体层中； 形成第一电介质材料在所述第一和第二器件区域上； 执行抛光工艺，用以去除所述第一电介质材料的一部分； 形成第二电介质材料在所述第一电介质材料上；以及在存在所述第一和第二电介质材料的所述第一和第二器件区域上，平坦化表面构形。
11.如权利要求10所述的方法，其中，平坦化所述表面构形包括执行蚀刻工艺。
12.如权利要求11所述的方法，其中，形成所述第二电介质材料包括形成平坦化材料在所述第一电介质材料上。
13.如权利要求10所述的方法，其中，平坦化所述表面构形包括执行第二抛光工艺。
14.如权利要求13所述的方法，还包括在所述第二抛光工艺后，形成第三电介质材料在所述第一和第二器件区域上，以及执行第三抛光工艺。
15.如权利要求10所述的方法，其中，执行抛光工艺用以去除所述第一电介质材料的一部分包括曝露所述电路元件的栅极电极结构的顶面。
16.如权利要求15所述的方法，还包括在平坦化所述表面构形后，以导电电极材料取代所述栅极电极结构的一部分。
17.如权利要求10所述的方法，还包括至少在所述第一电介质材料中形成接触元件， 用以分别连接所述PN结和所述电路元件。
18.如权利要求17所述的方法，还包括形成金属化层在所述接触元件上，其中，所述金属化层包括具有的厚度为约150nm或更少的金属线。
19.一种方法，包括共同在半导体器件的半导体层中形成晶体管的漏极和源极区以及在结晶衬底材料的一部分中形成PN结，所述半导体层形成在埋入绝缘层上，所述埋入绝缘层形成在所述结晶衬底材料上；形成电介质材料在所述晶体管和所述结晶衬底材料的所述部分上；形成平坦化层在所述晶体管和所述部分上的所述电介质材料上；以及通过执行蚀刻工艺减少表面构形，用以去除所述电介质材料和所述平坦化层的一部分。
20.如权利要求19所述的方法，还包括在具有所述减少的表面构形的所述电介质材料上形成金属化层，其中，所述金属化层包括具有厚度为约150nm或更少的金属线。
全文摘要
本发明是关于在衬底窗区域上具有减少构形的SOI半导体器件。在先进的SOI器件中，如衬底二极管的电路元件，在衬底窗的基础上，可形成在结晶衬底材料中，其中，在形成半导体器件的接触层时，通过执行额外的平坦化工艺，如平坦化材料的沉积，以及随后的蚀刻工艺，可补偿或至少减少突出的表面构形。
文档编号H01L21/768GK102157452SQ20111003462
公开日2011年8月17日 申请日期2011年1月30日 优先权日2010年1月29日
发明者J·海因里希, K·弗里贝格, K·鲁特洛夫, S·米勒 申请人:格罗方德半导体公司