专利名称：静电放电保护电路和半导体设备的制作方法
技术领域：
这里讨论的方面涉及静电放电保护电路。
背景技术：
为了防止因静电放电导致的损害，静电放电(ESD)保护电路被设置在芯片中，例如设置在具有金属氧化物半导体(MOS)结构的集成电路(IC)的输入和输出单元中。当正的或负的高电压被施加到该芯片的端子时，ESD保护电路包括这样的路径，该路径变为传导性的以将电荷释放到电源线或接地线中。在日本早期公开专利公报No. 2005-101386、日本早期公开专利公报 No. 2002-522906等中公开了相关技术。
发明内容
一种静电放电保护电路包括PNPN结，所述PNPN结的P型侧耦合到端子，所述 PNPN结的N型侧耦合到地；以及P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的源极和栅极被耦合到PN结的N型侧，所述PN结的P型侧耦合到地，所述P型金属氧化物半导体晶体管的漏极耦合到所述端子。本发明的另外的优点和新颖特征的一部分将在下面的描述中被阐述，并且一部分在本领域技术人员细阅了下面的描述或者在通过实践本发明而进行学习之后将更加明白。
图1图示出了示例性芯片端子；图2图示出了示例性电压波形；图3图示出了示例性电压波形；图4图示出了示例性ESD保护电路；图5图示出了示例性晶体管电路；图6图示出了晶体管电路的示例性特性；图7图示出了示例性晶体管电路；图8图示出了晶体管电路的示例性特性；图9图示出了半导体设备的示例性布图；图10图示出了半导体设备的示例性截面图；图11图示出了示例性ESD保护电路；图12图示出了示例性ESD保护电路；以及图13图示出了示例性半导体芯片；
具体实施例方式在实现了射频(RF)模块的芯片中，通过切换流经电感元件(例如电感器元件)的电流而生成的电压可以经由电容元件(例如电容器元件)而被输出给焊盘。从焊盘输出的电压可能超出该芯片的电源电压的范围。例如，当芯片的地电压为OV并且电源电压为3. 3V 时，输出电压可能在-5V到+5V的范围中。由于电流流经二极管元件、二极管连接型MOS晶体管等，因此可以不使用包括二极管元件、二极管连接型MOS晶体管等的ESD保护电路。图1图示出了示例性电路。超过电源电压的信号的电压可能被施加到图1所示的电路的芯片端子。图1所示的电路包括焊盘10、电容元件11、电感器元件12、N型MOS (NMOS) 晶体管13、电源线14以及接地线15。焊盘10是外部端子，并且信号从焊盘10被发送到外面。作为电容元件11的两端之一的m端被耦合到焊盘10。作为电容元件11的另一端的 N2端被耦合到包括电感器元件12和NMOS晶体管13的信号输出电路。该信号输出电路基于第一电位VDE和第二电位VSS之间的电源电压来操作。电位VDE可以是电源电压的正极侧上的电位，并且电位VSS可以是电源电压的负极侧上(例如地电压侧上)的电位。电源电压VDE通过电源线14来提供，并且地电压VSS通过接地线15来提供。电源电压VDE例如可以是3. 3V，并且地电压VSS例如可以是0V。图2图示出了示例性电压波形。图2所示的电压波形可以指示节点N2处的电压的改变。图3图示出了示例性电压波形。图3所示的电压波形可以指示节点m处的电压的改变。例如，在图1所示的信号输出电路中，当通过增大NMOS晶体管13的栅极电压来减小 NMOS晶体管13的导通电阻时，流经NMOS晶体管13的电流增大。因此，流经电感器元件12 的电流逐渐增大。该电流的改变可以与电感器元件12两端之间的电压之差相对应。电感器元件12两端的电压可以在电流减小的方向上生成，例如在电源线14侧变为电压的正极侧的方向上来生成。节点N2处的电压的最小值可以等于经由接地线15提供的地电压VSS， 例如图2所示的0V。当电流流经电感器元件12时，根据该电流的量以及电感器元件12的电感来在电感器元件12中存储磁能。当通过减小NMOS晶体管13的栅极电压来使NMOS晶体管13的导通电阻增大时，流经NMOS晶体管13的电流减小。因此，流经电感器元件12的电流逐渐减小。该电流的改变可以与电感器元件12两端处的电压之差相对应。电感器元件12两端的电压可以在因磁能的释放而使电流增大的方向上生成，例如在节点N2侧变为电压的正极侧的方向上来生成。节点N2处的电压的最大值可以为比经由电源线14提供的电源电压VDE (例如3. 3V)高的电压，例如图2所示的10V。此后，磁能继续被释放，电流的减小量减小，并且节点N2处的电压也减小。在节点 N2处生成具有图2所示的电压波形的电压。具有图3所示的电压波形的电压在经由电容元件11而被电容性地耦合到节点N2的节点m处生成，该电压是通过从图2所示的电压波形中去除直流分量而获得的并且例如是具有在-5V与+5V之间改变的电压波形的电压。例如，当地电压VSS为0V，电源电压VDE为3. 3V并且将要输出的信号例如在-5V 到+5V的范围中时，二极管元件、二极管连接型MOS晶体管等可以不被采用作为ESD保护电路。当信号电压超过电源电压VDE或者变得低于地电压VSS时，二极管元件、二极管连接型 MOS晶体管等可以变为传导性的以使得电流可以流经二极管元件、二极管连接型MOS晶体管等。例如，常规操作期间的信号的电压可使得ESD保护电路变为传导性的。图4图示出了示例性ESD保护电路。图4所示的ESD保护电路可被包括在图1 所示的电路中。ESD保护电路20被设置在焊盘10与接地线15之间。电力钳位器(power clamp) 18被设置在电源线14与接地线15之间。
ESD保护电路20包括PNP型晶体管21、NPN型晶体管22、电阻器23和P型 MOS(PMOS)晶体管M。PNP型晶体管21的基极被耦合到NPN型晶体管22的集电极。PNP 型晶体管21的集电极被耦合到NPN型晶体管22的基极。因此，PNP型晶体管21和NPN型晶体管22具有闸流管(thyristor)结构，并且具有PNPN结，其中，与一端相对应的P型侧耦合到焊盘10并且与另一端相对应的N型侧耦合到地。PNPN结可以被提供。图4图示出了其中PNP型晶体管21和NPN型晶体管22彼此分离的等效电路。PNP型晶体管21和NPN 型晶体管22可以被彼此分离。PNP型晶体管21和NPN型晶体管22是否彼此分离可能并不重要。电阻元件可被设置在PNP型晶体管21的集电极与接地线15之间。设置在PNP型晶体管21与接地线15之间的阱电阻可以为电阻器23。PNP型晶体管21的集电极经由电阻器23被耦合到接地线15。PMOS晶体管M的源极和栅极被耦合到PN结的N型侧，其中，P型侧被耦合到地。 PMOS晶体管M的漏极耦合到焊盘10。PMOS晶体管的基体(bulk)可被耦合到其源极。参考图4，PNP型晶体管21的基极与集电极之间的PN结被用作该PN结。该PN结的P型侧 (PNP型晶体管21的集电极)经由电阻器23被耦合到地。图5图示出了示例性晶体管电路。参考图5，电压可被施加到与PNP型晶体管21 和NPN型晶体管22相对应的PNPN结。图6图示出了晶体管电路的示例性特性。图6所示的特性可以是图5所示的晶体管电路的特性。图5所示的晶体管电路可以与ESD保护电路 20去除PMOS晶体管M后的部分相对应，例如与PNP型晶体管21、NPN型晶体管22和电阻器23相对应。图6图示出了当电压VI被施加到晶体管电路的PNP型晶体管21的发射极侧时该电压VI与流经PNP型晶体管21的发射极的电流之间的关系。图6所示的特性可以是没有触发的闸流管的操作特性。当电压VI在-5V到+5V 的范围中时，电流可能不流经图5所示的晶体管电路。当电压VI增大并达到大约15V时， 在PNP型晶体管21的集电极与基极之间发生击穿，并且电流开始从PNP型晶体管21的发射极经由基极流向集电极。击穿可以对应于这样的特性，其中，电流从图6所示的水平轴表示的电压达到15V时的点起突然流动。当电流变为约0.8mA时，NPN型晶体管22导通，并且电流从PNP型晶体管21的发射极经由PNP型晶体管21的基极和处于导通状态的NPN型晶体管22流向GND。因此，由于电流也流经PNP型晶体管21的基极，因此PNP型晶体管21 进入导通状态，并且电流经由处于导通状态的PNP型晶体管21流向GND。当超过+15V的静电电压被施加到图4所示的焊盘10时，ESD保护电路20的PNP型晶体管21、NPN型晶体管 22和电阻器23提供了使电流从焊盘10沿着其流向地的路径。由于静电能量被释放，因此可以避免图4所示的电容元件11损坏。图7图示出了示例性晶体管电路。参考图7，电压可被施加给PMOS晶体管24。图 8图示出了晶体管电路的示例性特性。图8所示的特性可以是图7所示的晶体管电路的特性。图7所示的晶体管电路可以对应于图4所示的ESD保护电路20的PMOS晶体管M。图 8图示出了当电压VI被施加到PMOS晶体管M的源极侧，例如施加到与PMOS晶体管M的栅极和基体相耦合的沟道的一端时，该电压VI与从PMOS晶体管M的源极流向漏极的电流之间的关系。当电压VI增大并且达到大约IOV时，在PMOS晶体管24的漏极与N阱之间发生击穿。因此，在耦合到源极侧的N阱中发生了根据在N阱与漏极之间的击穿期间流经N阱的电流以及N阱的阱电阻的电压降。当该电压降超过基极(N阱)和发射极(源极)的导通阈值时，PNP型寄生晶体管变为传导性的，并且电流在PMOS晶体管M的源极(发射极)与漏极(集电极)之间流动。寄生晶体管的击穿和导通可以对应于这样的特性，其中，电流从图8所示的水平轴表示的电压达到IOV时的点起突然流动。在图7所示的PMOS晶体管M中，当源极侧上的电压VI，例如沟道的与栅极和基体相耦合的一端处的电压VI，变得低于地电压GND时，PMOS晶体管对可以变成传导性的并且电流可以流经PMOS晶体管24。图4所示的ESD保护电路20的PMOS晶体管M的源极和栅极被耦合到PN结的N型侧，其中，P型侧被连接到地。PMOS晶体管M被串联耦合到具有从 VSS到信号的电压这样的前进方向的二极管。因此，即使信号的电压在-5V到+5V的范围中改变，也可以没有电流流经PMOS晶体管M。当超过二极管的阈值电压的负的静电电压， 例如约0. 6V与约IOV的和，被施加到图4所示的焊盘10时，二极管与PMOS晶体管M之间的串联连接提供了使电流从接地线15流向焊盘10的路径。由于静电能量被释放，因此图 4所示的电容元件11可以不被损坏。电流从电源线14经由耦合在电源线14与接地线15 之间的电力钳位器18流向接地线15，并且经由PMOS晶体管对流向焊盘10。电力钳位器 18可以包括具有大尺寸，例如大的栅极宽度的NMOS晶体管等。如图5至图8所示，由于在将要输出到焊盘10的信号的电压在-5V到+5V的范围中变化时图4所示的ESD保护电路20没有变为传导性的并且电流不流经ESD保护电路20， 因此信号被适当地输出。由于当正的静电电压被施加到焊盘10时电流流经如图5和图6 所示的PNPN结，因此ESD保护操作被执行。因为在负的静电电压被施加到焊盘10时电流流经图7和图8所示的PMOS晶体管24，因此ESD保护操作被执行。在图4所示的晶体管电路中，信号被输出到焊盘10。当该信号经由焊盘10输出时，ESD保护电路20执行ESD保护操作。PNP型晶体管21、NPN型晶体管22和PMOS晶体管M可以是沿着放电路径布置的元件，并且可以具有使得ESD电流流动的尺寸，例如使得大概3A的ESD电流流动的尺寸。电阻器23可以具有大的电阻值以使得电阻器23用作包括PNP型晶体管21和NPN型晶体管 22的闸流管结构的触发器，以增强闸流管的导通状态。闸流管的阳极和阴极的W值可以近似地在60 μ m到100 μ m的范围。PMOS晶体管24的总W值可以近似在500 μ m到1000 μ m 的范围。电阻器23的电阻值可以近似为IkQ。图9图示出了半导体设备的示例性布图。该半导体设备可以包括ESD保护电路 20。图10图示出了半导体设备的示例性截面图。该半导体设备可以包括ESD保护电路20。 在图9和图10中，可能与图4所示的元件基本上相同或类似的元件用相同的标号来表示。 绝缘膜等可被省略。ESD保护电路20被形成在N阱30和P阱31中，N阱30和P阱31被形成在P型半导体衬底50中。在N阱30中，作为ρ+扩散区域的P型扩散区域32、34和36 以及作为N+扩散区域的N型扩散区域35被形成。在P阱31中，作为N+扩散区域的N型扩散区域37以及作为ρ+扩散区域的P型扩散区域38被形成。形成在N阱30中的P型扩散区域32和36经由配线40被耦合到焊盘10，配线40 包括接触孔、通孔、金属配线等。在常规操作中，例如，信号的电压，例如-5V到+5V的范围中的电压，可能被施加到焊盘10。包括多晶硅的栅极33被形成在P型扩散区域32和34之间的区域的顶部上，以形成PMOS晶体管。PMOS晶体管M的栅极33被耦合到作为PMOS晶体管M的源极的P型扩散区域34，并且经由包括接触孔、通孔、金属配线等的配线41被耦合到N型扩散区域35。N型扩散区域35可以对应于PMOS晶体管M的基体。形成在P阱31中的N型扩散区域37经由包括接触孔、通孔、金属配线等的配线43 耦合到被施加地电压的接地端子焊盘44。P型扩散区域38经由包括接触孔、通孔、金属配线等的配线42耦合到包括多晶硅的电阻元件39的一端。电阻元件39的另一端耦合到配线43。图4所示的电阻器23可以包括P阱31的阱电阻以及电阻元件39。图10所示的虚线指示出了构成ESD保护电路20的PMOS晶体管M、PNP型晶体管 21和NPN型晶体管22与半导体区域之间的关系。在图9和图10中，由SCR指示的部分可以对应于包括PNP型晶体管21和NPN型晶体管22的闸流管(可控硅整流器)。PNP型晶体管21的发射极、基极和集电极可以分别对应于P型扩散区域36、N阱30和P型半导体衬底50或P阱31。NPN型晶体管22的发射极、基极和集电极可以分别对应于N型扩散区域 37,P阱31和N阱30。P型扩散区域32和34可以分别对应于PMOS晶体管M的漏极和源极。闸流管结构的PNPN结可以包括P型扩散区域36、N阱30、P阱31以及N型扩散区域 37。耦合到PMOS晶体管M的PN结可以对应于P阱31的P型侧与N阱30的N型侧之间的结。图11图示出了示例性ESD保护电路。在图11中，可能与图4所示的元件基本上相同或类似的元件用相同的标号来表示，并且可以省略或减少对其的描述。图11所示的ESD 保护电路20A包括二极管51，二极管51的阳极耦合到PMOS晶体管M的源极并且阴极耦合到接地线15。ESD保护电路20A的电阻器23可以包括阱电阻和电阻元件两者。由于二极管51被设置为与具有闸流管结构的PNPN结不同的元件，如图11所示， 因此在ESD保护操作中从接地线15流向焊盘10的电流量可能增加。图12图示出了示例性ESD保护电路。在图12中，可能与图4和图11所示的元件基本上相同或类似的元件用相同的标号来表示，并且可以省略或减少对其的描述。在图12 所示的ESD保护电路20B中，与PMOS晶体管M串联耦合的PN结被布置为与具有闸流管结构的PNPN结不同的二极管51。例如，参考图12，包括PNP型晶体管21和NPN型晶体管22 的PNPN结可以不直接耦合到PMOS晶体管24。图12所示的ESD保护电路20B可以提供与图4所示的ESD保护电路20的功能或者图11所示的ESD保护电路20A的功能基本上相同或类似的功能。由于二极管51被设置为与具有闸流管结构的PNPN结不同的元件，如图12 所示，因此从接地线15流向焊盘10的电流量可能增加。因此，可以避免元件损坏。图13图示出了示例性半导体芯片。图13所示的半导体芯片可以包括上述的ESD 保护电路20。在图13中，可能与图4所示的元件基本上相同或类似的元件用相同的标号来表示，并且可以省略或减少对其的描述。图13所示的半导体芯片60包括电容元件11、电源线14、接地线15、电力钳位器18、ESD保护电路20以及信号电路61。信号电路61经由电容元件11向焊盘10输出信号，并且信号从焊盘10被输入该信号电路61。信号电路61是基于通过电源线14提供的电源电压VDE和通过接地线15提供的地电压VSS来驱动的。电源电压VDE例如可以为3. 3V，并且地电压VSS例如可以为0V。提供给焊盘10的信号的电压例如可以在-5V到+5V的范围中变化。电源线14耦合到作为电源端子的焊盘45，并且从外面接收电源电压VDE。接地线15耦合到作为接地端子的焊盘44，并且从外面接收地电压 VSS。
7
ESD保护电路20为焊盘10提供适当的ESD保护。当负的静电电压被施加到焊盘 10时，电流从电源线14经由电力钳位器18、接电线15和ESD保护电路20流向焊盘10。当前已根据上面的优点描述了根据本发明的示例性方面。将理解，这些示例仅是对本发明的说明。本领域技术人员将明白许多变更和修改。相关申请的交叉引用本申请要求2010年3月19日提交的日本专利申请No. 2010-64979的优先权，该申请的全部内容通过引用被结合于此。
权利要求
1.一种静电放电保护电路，包括PNPN结，所述PNPN结的P型侧耦合到端子，所述PNPN结的N型侧耦合到地；以及P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的源极和栅极被耦合到PN结的N型侧，所述PN结的P型侧耦合到地，所述P型金属氧化物半导体晶体管的漏极耦合到所述端子。
2.根据权利要求1所述的静电放电保护电路，其中，所述PN结被包括在所述PNPN结中。
3.根据权利要求1所述的静电放电保护电路，其中，所述P型金属氧化物半导体晶体管的基体耦合到所述P型金属氧化物半导体晶体管的源极。
4.根据权利要求1所述的静电放电保护电路，还包括电阻元件，所述电阻元件被布置在所述地与包括所述PNPN结的闸流管结构的P型门极之间。
5.根据权利要求1所述的静电放电保护电路，还包括二极管，所述二极管的阳极耦合到所述P型金属氧化物半导体晶体管的源极，所述二极管的阴极耦合到所述地。
6.根据权利要求1所述的静电放电保护电路，其中，包括在所述PN结中的二极管与包括在所述PNPN结中的二极管不同。
7.一种半导体设备，包括端子；电容元件，所述电容元件的一端耦合到所述端子；信号电路，所述信号电路被耦合到所述电容元件的另一端并且被布置在第一电源线与第二电源线之间；电力钳位器，所述电力钳位器被布置在所述第一电源线与所述第二电源线之间；PNPN结，所述PNPN结的P型侧耦合到所述端子，所述PNPN结的N型侧耦合到地；以及P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的源极和栅极被耦合到PN结的N型侧，所述PN结的P型侧耦合到所述地，所述P型金属氧化物半导体晶体管的漏极耦合到所述端子。
8.根据权利要求7所述的半导体设备，其中，所述PN结被包括在所述PNPN结中。
9.根据权利要求7所述的半导体设备，其中，所述P型金属氧化物半导体晶体管的基体被耦合到所述P型金属氧化物半导体晶体管的源极。
10.根据权利要求7所述的半导体设备，还包括电阻元件，所述电阻元件被布置在所述地与包括所述PNPN结的闸流管结构的P型门极之间。
11.根据权利要求7所述的半导体设备，还包括二极管，其中，所述二极管的阳极耦合到所述P型金属氧化物半导体晶体管的源极，所述二极管的阴极耦合到所述地。
12.根据权利要求7所述的半导体设备，其中，包括在所述PN结中的二极管与包括在所述PNPN结中的二极管不同。
全文摘要
本发明公开了静电放电保护电路和半导体设备。一种静电放电保护电路包括PNPN结，该PNPN结的P型侧耦合到端子，该PNPN结的N型侧耦合到地；以及P型金属氧化物半导体晶体管，该P型金属氧化物半导体晶体管的源极和栅极被耦合到PN结的N型侧，该PN结的P型侧耦合到地，该P型金属氧化物半导体晶体管的漏极耦合到所述端子。
文档编号H01L27/02GK102195280SQ20111006816
公开日2011年9月21日 申请日期2011年3月18日 优先权日2010年3月19日
发明者太田和俊, 桥本贤治 申请人:富士通半导体股份有限公司