专利名称：具有esd保护装置之半导体结构的制作方法
技术领域：
本发明系一种具有ESD保护装置之半导体结构，尤其是一种具有抗ESD基极--集极二极管(ESD proof base collector diode)的双极晶体管结构。ESD(Electro Static Discharge)是”静电放电”的意思。
由于今日制作和使用的电子组件的尺寸愈来愈小，同时积集密度愈来愈大，导致电子组件因静电放电造成受损或功能受到干扰的危险性也不断升高。因此有必要对电子组件采取适当的措施，以防止静电放电造成的损坏或干扰。例如可以将电子组件置于一具有静电放电防护作用的保护区内进行处理。虽然这种方法可以达到保护电子组件的目的，但是这种方法只是防止静电放电的发生，而不是一种使电子组件本身具有保护能力的措施。
以高频晶体管为例，由于其电容特别小，因此特别容易因静电放电(ESD)而受损。这种高频晶体管的问题在于一方面要具备良好的高频特性，另一方面又要对静电放电过载具有很强度的耐受力，而这两个目标却是互相矛盾的。
以下先依据图式1对一种以现有技术制作的高频晶体管作一说明，同时说明在静电放电过载的情况下会产生的问题。
高频晶体管通常是由数并联配置的射极指形触点(emitter-finger)及基极指形触点(base-finger)所构成，其中只要一射极指形触点及至少一基极指形触点即可构成一具有完整功能的晶体管。图式1的晶体管具有一射极指形触点及两个基极指形触点。由于对称性及为了使图面简化的关系，此处只需观察晶体管的一基本单元即已足够。
半导体结构包括一以n型材料制成的高掺杂浓度的基板(102)。在基板(102)上成长出一层低掺杂的磊晶层(104)。基板(102)构成一从背面向外被电接触的所谓的”副集极”，而同样也是以n型材料制成的磊晶层(104)则构成主动集极。
在
图1的晶体管中，集极穿过基板被向后引出。外集极引线(在图式1中未被绘出)经由半导体晶体管芯片的背面通过金属层被引到前面。这种结构被广泛应用于不连续的高频晶体管，但是在积体晶体管中，集极引线则必须被向上引出。为此故使用一种掺杂型式相反的基板，并产生一与主动集层具有相同掺杂型式的高掺杂浓度层，即所谓的”集极导电层”(buried layer)。这种以集成电路技术制造的”集极导电层”(buried layer)的功能和基板相同。因以下说明的实施方式亦适用于集成电路晶体管(IC transitor)。
磊晶层(104)内有一由p型材料构成的基极区(106)。基极区(106)有一条相应的基极引线(108)。基极引线(108)形成于磊晶层(104)内的基极区(106)的两侧。此外，基极区(1060内还有一以n型材料制成的射极区(110)。形成于基极区(106)内的射极区(110)是一完完独立于基极引线(108)之外的区域，也就是说射极区(110)与基极引线(108)有相隔一定的间距。射极区(110)、基极区(106)、以及集极(104)共同构成一n型晶体管。
此外，半导体结构(100)还包括基极连接导线(112)。基极连接导线(112)被设置在磊晶层(104)上的一绝缘层(114)与磊晶层(104)绝缘。绝缘层(114)可以是一由场氧化物构成的场氧化层。基极连接导线(112)的一终端与基极引线(108)连接。基极连接导线(112)的其它终端则与第一基极触点(116)及第二个基极触点(118)连接。基极触点(116，118)均设置在一在磊晶层(104)的上方沉积出来的平面化层(120)上。平面化层(120)系以一种绝缘材制成，基极触点(116，118)都是经由导电结构(122)与基极连接导线(112)的终端形成导电连接。
此外，半导体结构(100)还包括一与射极区(110)连接的连接的射极引线(124)。从图式1可以看出，射极引线(124)至少有一部分是设置在一绝缘层(126)上。由于绝缘层(126)将基极连接导线(112)覆盖住，因此射极引线(124)与基极连接导线(112)之间是电绝缘的。射极引线(124)经由形成于平面化层(120)内的一导电结构(1300与一射极触点(132)连接。
在平面化层(120)上有一将射极触点、基极触点、以及平面化层(120)的露空都覆盖住的表面保护层(134)被沉积出来。连接导线结构的上方有一如图式1以虚线绘出的绝缘层(136)形成于平面化层(120)内。
由于图式1的npn型晶体管的半导体结构本身并未采取任何ESD防护措施，因此要防止这种NPN型晶体管受到ESD的损害，唯一的方法就是只能在具有ESD防护作用的环境中使用这种npn型晶体管。
尽管已采取所有可能的预防措施，仍然可能出现静电放电的情况，当静电放电在半导体结构上出现时，就会有大量的电流流过受负载的电流路径。发生静电放电时，典型的电流密度可以达到大于104A/cm2的程度。如果ESD负载是经由集极—基极路径及/或集朽—射极路径传递，则在这么大的电流密度下，集极—基极二极管将会被破坏，也就是说集极(104)和基极(106)之间的pn结将会被破坏，同时几乎所有的外电压都会作用在从集极(104)到副集极(102)的结区上。在此情况下，这个电压将会超过构成集极和副极电极的材料的击穿场强，严此在这个位置将会出现雪崩击穿的现象。在此情况下，npn型晶体管的射极(110)会因为被极高的能量击穿而形成许多空穴，同时大量的电子会被吸入副集极(102)。
在开放的射极下(这是测试基极—射极路径用的一种标准测试条件)，由于电流必须继续流入基极触点(108)，因此会在射极(110)和基极(106)之间的结区造成二次雪崩击穿，这个二次雪崩击穿通常会导致电子组件被破坏。
图1中的箭头(138)及箭头(140)显示在发生静电放电的情况下，在晶体管内形成的电流路径。
图2显示通过图式1的半导体结构的一射极指形触点中心到一基极指形触点的中心的一断面的仿真放大图。图式2显示出在ESD情况下，这个断面上各区域的空穴—电流密度。由于在副集极(102)内电流是由电子所承载，因此副集极(102)内的电流—空穴密度大约是10-4A/cm2。在磊晶层(104)内，空穴—电流密度逐步从磊晶层(104)与副集极(102)的交界面的10-4A/cm2上升到绝缘层(114)下方区域、基极引线(108)区域、以及射极(110)下方区域的104A/cm2。从绝缘层(114)下方区域、基极引线(108)区域、以及射极(110)下方区域一直到区域(142)的整个范围都属于高空穴—电流密度的范围，在这个范围内空穴--电流密度逐步从最大值(约为104A/cm2)降低到最低值(约为大102A/cm2)。空穴—电流密度从最大值区域逐步下降到最低值区域(集极和副集集的交界面)的变化过程是从104A/cm2、102A/cm2、100A/cm-2、10-4A/cm2。一大部分的空穴会扩散到射极，并在射极内与电子复合，然后在发生二次击穿后从侧面经由基极触点向外流出。
从图2可以清楚的看出发生ESD情况时会出现的问题射极(110)下方区域的高电流密度使射极(110)承受极大的负载，最后导致射极(110)和基极(106)之间的pn结发生雪崩击穿，使电子组件被破坏。
以现有技术设计之半导体结构的缺点是没有任何一种方法可以改善此种半导体结构(例如图式1的高频晶体管)的抗ESD强度。目前唯一能做的只有在半导体结构的设计/开发阶段即避免半导体结构会出现场强较大的区域，以免这些区域出现局部早期击穿及高电流密度的情况。但即使采取此种预防措施，由于高频晶体管还需要致力于高频特性的改善，因此高频晶体管在抗ESD强度上的表现通常比低频晶体管差。
另外需要考虑考到的一点是，为达到上述目的而在设计/开发阶段对半导体结构做的一些变更可能会导致以此种半导体结构制造的电子组件的电性出现不良的改变。
因此本发明的目的是要改良以现有技术制作的半导体结构，这种改良的半导体结构一方面要具备足够的ESD过载防护能力，另一方面又不能使半导体结构的性能受到任何不良的影响。
采用具有本发明之申请专利范围第1项的特征的半导体结构即可达到上述的目的。
本发明提出的半导体结构具有一基板、一设置在基板上的组件层、一触点、以及一设置在基板及触点之间的ESD保护装置。由于这个ESD保护装置在基板及触点之间的设置方式，当出现ESD情况时，会发生一从ESD保护装置到触点的击穿现象。
本发明的一基础是基于以下的发现经由在基板及触点之间设置一ESD保护装置的方式，当出现ESD情况时，位于半导体结构的敏感区域以外的电流会直接流向触点。由于这个电流路径能够提供给电流的通过的断面积远大于经过半导体结构的敏感区域的电流路径所能提供给电流的通过的断面积，因此只有在极大的ESD负载下才可能对半导体结构造成损害。
本发明的优点是，由于ESD保护装置是设置在基板及触点之间，因此不会对半导体结构的其它部分造成任何改变，所以不会对半导体结构的功能造成影响，也可以避免半导体结构的电性受到不良影响。
本发明的一种有利的实施方提出一种能够改善如图式1之高频晶体管的ESD稳定性的方法，而这种方法在改善高频晶体管的ESD稳定性的同时又不会对高频晶体管的高频特性造成不良的影响，这种方法是针对基极—集极二极管的ESD稳定性进行改善。本发明的一出发点系基于以下的发现集极—基极二极管的抗ESD强度主要是由主动集极及副集极之间的结区的集极掺杂的分布方式决定。
本发明的一种有利的实施方式针对高频晶体管结构的集极到副集极之间的结区进行改良，使得在过载情况下，电流只会从集极外面直接流入基极触点。由于这个电流路径能够提供给电流的通过的断面积非常大，因此只有在极大的ESD负载下才可能对半导体结构造成损害。
附属于本发明之申请专利范围主项目的附属申请项目的内容均为本发明之本发明之半导体结构的其它有利的实施方式。
以下以本发明的一种有利的实施方式配合图式对本发明的内容作进一步的说明图1一种已知的高频双极晶体管结构的断面图。
图2在ESD情况下，在图式1的高频双极晶体管结构的基极引线周围的空穴—电流密度的一仿真分布图。
图3一种依据本发明的一种实施方式制作的高频双极晶体管结构的断面图。
图4在ESD情况下，在图式3的高频双极晶体管结构的基极引线周围的空穴—电流密度的一仿真分布图。
图3显示一种依据本发明的一种实施方式制作的高频双极晶体管结构的断面图。在图1中已经出现的组件如果在图3中重复出现，则该组件在图3中亦沿用相同的元符号，同时在以下的说明也不再重复说明已经在图式1的说明中说明过的组件。
比较图3所示的本发明半导体结构及图式1所示的以现有技术设计的半导体结构可以发现，在本发明的半导体结构中，在副集极(102)和集极(104)之间的交界区域内另外增加了高掺杂浓度的区域(144a，144b)。区域(114a，114b)在图式3的半导体结构中的设置方式为位于一射极指形触点的正下方的副集极部分的掺杂方式和传统的半导体组件的掺杂方式相同，不做任何改变，但是位于这个射极指形触点之外的副集极部分则具有比传统的半导体组件的掺杂方式更高的掺杂。有数种可能的方式可以对副集极在区域(114a，114b)进行上述的修改工作，例如可以在成长出磊晶层(104)之前经由对位于场氧化物(114)下方的基板(102)以自有的照相技术(photo techique)进行的局部离子注入来完成。
在图3显示的本发明的实施方式中，区域(114a，114b)的掺杂强度介于5×1018原子/立方公分至5×1020原子/立方公分之间，而且最好是以砷(As)原子掺杂至3×1019原子/立方公分的掺杂强度。
半导体结构的抗ESD强度可以经由适当的调整由基板(102)至磊晶层(104)之间的结区的掺杂分布而获得改善，因为这样可以藉掺杂分布对由基板(102)至磊晶层(104)之间的结区在一事先给定的外电压下的场强造成影响。如果提高副集极(102)在区域(114a，114b)的掺杂，则区域(114a，114b)的场强就会高于其周围区域的场强。这样区域(114a，114b)就会比较早发生雪崩击穿的现象，同时电流就会优先流经区域(114a，114b)。经由这种方式就可以将如图式3中的箭头(146)代表的电流路径导狎到能够提供较大的断面积让电流通过的区域(也就是具有较大断面积的区域)，这样就可以有效降低电流可能造成的损害。
区域(114a，114b)彼此间隔一定的距离，这个距离大约相当于图式3之半导体结构的基极的侧向长度，也就是由基极区(106)及基极引线(108)共同形成的长度。当发生ESD现象时，电流不会被导向敏感的基极区(106)，也不会被导向敏感的疑射极区(110)，而是如箭头(146)所示，从副集极(102)经过区域(114a，114b)直接流向基极引线(108)。
虽然在图3是以一npn型晶体管为例说明本发明的ESD保护装置，但是很明显的，本发明的ESD装置当然也可以应用于pnp型晶体管。同样明显的是，本发明的ESD保护装置也可以应用于集极引线被向上拉出的晶体管结构。
本发明的一优点是，由于只需针对基板(102)部分进行修改即可达到改善半导体结构的ESD稳定性的目的，因此不需要对半导体结构内的任何电子组件进行任何修改。而且本发明的这种修改方式并不会对半导体结构的讯号特性(在本例中为半导体结构的高频特性)造成任何不良的影响。另外一优点是利用现有制程即可将ESD保护装置置入，因此并不增加制作前导体结构的复杂性。
以下依据图4详细说明本发明的区域(114a，114b)对电流密度造成的影响，与图2类似，图4也是要仔细观察图式3的晶体管的基极引线(108)的周围区域的情况。
在发生ESD的情况下，基板及/或副集极(102)区域的空内1--电流密度大约是10-4A/cm2。图4和图2的情况类似，空内穴—电流密度从副集极(102)与集极(104)之间的交界面的10-4A/cm2开始逐步升高到最大值104A/cm2。高空内穴—电流密度的区域主要被局限在位于基极引线(108)及场氧化物层(114)下方的区域(148)。空穴—电流密度具有最大空穴电流密度的区域(148)逐步下降到最低值区域(副集极(102)和集集(104)之间的交界面)的变化过程是从104A/cm2、102A/cm2、100A/cm-2、10-4A/cm2。位于射极(110)及基极区(106)正下方的一区域(150)的空穴—电流密度明显小于位于基极引线(108)下方的区域的空穴—电流密度。区域(150)的空穴—电流密度大约是102A/cm2，明显小于传统晶体管在相同位置处的空穴—电流密度(大约是102A/cm4)。
从图2及图4可以看出空穴电流的电流密度，同时在副电极经过本发明的方式修改后，一大部分的电流会直接流向基极引线区(108)，因此集极仅承受很小的电流负载。图4可以看出，相较于传统的晶体管结构，经由本发明的ESD保护装置可以达到明显的改善效果。
此处必须指出的一点是，本发明的范围并不仅限于依据图3及图4说明的实施方式。本发明的内容可以应用在除了基板及电子组件外还具有一设置在基板部分的ESD保护装置的所有半导体结构，在发生ESD的情况下，这个ESD保护装置会造成从基板到一事先设定的触点的击穿现象，这样对ESD敏感的区域及/或半导体结构内对大电流敏感的区域就可以”避开”过大的电流，也就是说过大的电流会被引导绕过这些区域，直接流入触点。
本发明的范围并不限于图3的ESD保护装置的实施方式。例如，高掺杂浓度的区域并不一定要如图3所示设置在基板内，而是也可以设置在磊晶层内、设置在基板上、或是设置在位于基板及磊晶层(104)之间的一中间层内。除了可以由高掺杂浓度的区域构成ESD保护装置外，也可以由以其它半导体材料形成的区域构成ESD保护装置。此外，本发明的应用范围并非仅限于双极晶体管，而是可以应用于在发生击穿现象时，电流必须被引导绕过敏感区域的所有半导体结构，例如二极管及类似二板管的半导体结构。
组件符号说明102 基板104 磊晶层106 基极区108 基极引线110 射极区112 基极连接导线114 绝缘层116 基极触点118 共同的基极触点120 平面化层122 导电结构124 射极引线126 绝缘层128 绝缘段130 导电结构132 射极触点134 保护层136 绝缘层138 箭头140 箭头142 中间电流密度的区域144a，144b高掺杂浓度的区域
146箭头148高电流密度的区域150中间电流密度的区域
权利要求
1.一种半导体结构，具有一基板(102)、一设置在基板(102)上的组件层(104)、一触点(108)、以及一设置在基板(102)及触点(108)之间的ESD保护装置(144a，144b)，以便在出现ESD情况时，会发生一从ESD保护装置(114a，114b)到触点(108)的击穿现象。
2.如申请专利范围第1项的半导体结构，其特征为ESD保护装置(114a，114b)是由一由与制作基板(102)的半导体材料不同的半导体材料形成的区域所构成，或是由一高掺杂区域所构成。
3.如权利要求1或2的半导体结构，其特征为基板(102)是由一副集极构成；组件层(104)是由一集极、一基极(1060、以及一射极(110)构成，且触点(108)是基极(106)的一端点触点；位于副集极和集极之间的ESD保护装置(114a，114b)系设置在一与射极(110)相对而立的区域之外。
4.如权利要求3的半导体结构，其特征为ESD保护装置(114a，114b)系设置在一与由基极(106)和基极(106)的端点触点(108)决定的区域相对而立的区域之外。
5.如权利要求3或4的半导体结构，其特征为ESD保护装置(114a，114b)是由位于副集极内的一或数区域所构成，且其掺杂浓度高于副集极的掺杂浓度。
6.如权利要求3或4的半导体结构，其特征为ESD保护装置(114a，114b)是由位于副集极内的一或数区域所构成，且其掺杂分布以比在副集层内更陡峭的角度下降至组件层(104)，而且组件层(104)是一磊晶层。
7.如权利要求3或4的半导体结构，其特征为ESD保护装置(114a，114b)是由位于副集极内的一或数区域所构成，且其掺杂分布继续进入集极，而且进入的深度大于副集层的掺杂分布进入的深度。
8.如权利要求3或4的半导体结构，其特征为ESD保护装置是由位于集极和副集极之间的一中间层所构成，且其掺杂浓度高于副集极的掺杂浓度。
9.如权利要求3或4的半导体结构，其特征为ESD保护装置是由位于集极内的一或数区域所构成，且其掺杂浓度高于副集极的掺杂浓度。
10.如权利要求5-9中任一项的半导体结构，其特征为ESD保护装置的掺杂浓度介于5×1018原子/立方公分至5×1020原子/立方公分之间。
11.如权利要求5-10中任一项的半导体结构，其特征为ESD保护装置是由一种具有低击穿场强度的半导体材料制成。
全文摘要
一种半导体结构，具有一基板(102)、一设置在基板(102)上的组件层(104)、一触点(108)、以及一以适当方式设置在基板(102)及触点(108)之间的ESD保护装置(144a，144b)，以便在出现ESD情况时，会发生一从ESD保护装置(114a，114b)到触点(108)的击穿现象。
文档编号H01L23/60GK1535480SQ02810894
公开日2004年10月6日 申请日期2002年5月10日 优先权日2001年5月31日
发明者K·迪芬贝克, K·格兰恩特, J·胡伯, U·克鲁贝恩, K 迪芬贝克, 潮炊, 级魈 申请人:因芬尼昂技术股份公司