专利名称：半导体记忆装置及其制造方法
本案系为与权利要求第1项的序文部分所载的半导体记忆装置制造方法以及权利要求第13项的序文部分所载的对应半导体记忆装置有关的发明。
近代半导体记忆技术的进一步发展目标乃在于，举例来说，提升积体化密度(integration density)、改善功能可靠性(functional reliability)，以及简化相关的制作方法。
在大量的半导体记忆装置中，除了实际的内存胞元或是内存组件之外，其它主动或是被动形式的组件也需被移植到芯片上(on-chip)。在已知的制造方法中及/或伴随有已知的内存几何的情况下来建构被认为是电容器组件或是整合电容器仍是有难度的，尤其是该等组件或是电容器并无法在不使用其它额外处理步骤及/或在不削弱内存几何的状况下进行移植。
本发明系以明确说明一半导体记忆装置及其制作方法的目标为基础，其中所提供的电容器装置之生成系与现行的处理程序结合在一起或是可以利用一特别简单而且可以信赖的方式而结合于现行的内存几何之中。
本发明方法之目的系以一具有权利要求第1项的典型特征形式的方法而实现。关于装置的部分，本发明的目的则是透过一具有权利要求第13项的典型特征形式的半导体记忆装置而实现。本发明的制造方法或是本发明的半导体记忆装置的有利发展系为依附的权利请求的各标的物。
在一般的半导体记忆装置制造方法中，特别是一MRAM内存或是此类内存的制造方法当中，多重的内存组件系以彼此横向间隔的形式生成于一实质上是横向延伸的材料区(material region)中及/或作为该材料区的一部份。再者，在每个个案当中，至少会有一电容器装置被提供，并且至少会有一第一或是下部电极装置、一第二或是上部电极装置以及一实质形成于该等电极装置之间的介电层。
本发明制造方法的特征乃在于该第一或是下部电极装置及/或该第二或是上部电极实质地直接在该材料区(material region)下方或是上方形成，而该材料区乃具有内存组件，因此，至少在操作过程中，至少有一部份具有内存组件的材料区将被供作为各介电层的一部份。
因此，本发明制造方法的核心概念乃在于整合现行制造过程中的个别电极装置以及排列于其中之介电层的信息，并且藉由在具有个别内存组件的材料区域下方或是上方实质地直接形成个别电极装置来减少额外的处理步骤，此乃以至少该材料区的一部份将形成一部分被提供至该等电极之间的介电层的方式而发生。此将确保了至少有一些形成电极装置与介电层的必要处理步骤将可与个别内存组件的处理同步发生。此乃与介电层的形成特别有关连，因为，举例来说，材料区不管是以何种形式形成，其都是实质被用来接收内存组件的区域，因此在各材料区之间的中间区(intermediate region)将必然地成为相邻内存组件或是内存胞元之间的介电层。
在本发明方法的一较佳实施例当中存有一规定(provi sion)，即内存组件乃被形成为抗磁(magnetoresistive)内存组件，特别成为隧道式(tunnel magnetoresistance，TMR)堆栈组件或是类似者。
另外，其亦有关于该内存组件是实质地以多层的形式组构而成的规定，特别是在一硬磁层与一软磁层之间需有一隧道层(tunnel1ayer)，而一阻障层(barrier layer)则是将以一划定方式(delimiting fashion)而在该硬磁层及/或软磁层之上形成，特别是以远离该隧道层的方式形成。
经由这些考量，必要的电容器装置之生成即被直接整合于MRAM内存的处理程序当中。
有一特别针对于首次与内存组件产生接触的有利规定，即该内存组件乃形成于一第一金属化区之上，特别是指在一第一存取线路装置之上及/或在各种情况中皆在底部具有其自身的第一阻障层，其中该第一金属化区实质地直接位于具有该内存组件的材料区下方。此将导致该第一金属化区可有机会与该电容器装置的第一或是下部电极装置一起生成，进一步地说则是该第一存取线路装置可有机会与该第一或是下部电极装置一起生成。
在本发明方法的另一较佳实施例当中则存有其它规定，特别是对于第二次与该内存组件产生接触而言，即需提供有一第二金属化区，其中该第二金属化区需可在每个个案之中作为一第二存取线路装置及/或其实质的与各内存组件相接触而且其实质地与其自身所具有的各第二阻障层相接触。此考量确保了接触仅在内存胞元的顶端发生，而且进一步地使得各第二金属化层或是该第二存取线路装置可与该电容器装置的第二或是上部电极装置同步形成。
在本发明方法的另一实施例当中则有关于该第一或是下部电极装置以及该第二或是上部电极装置的规定，即该第一或是下部电极装置以及该第二或是上部电极装置需分别与实际位在一平面当中及/或位在个别通用的材料区当中的该第一金属化区以及该第二金属化区一起形成。
还有其它规定，即该第一或是下部电极装置及/或该第二或是上部电极装置乃是以沿着与该第一金属化区或是该第二金属化区有关的实质横向空间方向而分离的形式生成。因此，各电极装置将分别具有来自于金属化区以及来自于该存取线路装置的一空间及/或对应的电绝缘区。
另外，也可能会有关于该第一或是下部电极装置及/或该第二或是上部电极装置分别实质地与该第一金属化区与该第二金属化区相互绝缘的规定，那么，为了达到此目标，在该第一或是下部电极装置与该第一金属化区之间以及该第二或是上部电极装置与该第二金属化区之间的中间区则各自要配有实质电绝缘的间隙组件(spacerelements)。
此考量进一步地简化了该制造方法，因为其中一电极装置将可与对应的金属化区或是对应的存取线路装置具体而精确地同步生成。然而，在此所举出的所有案例当中，仅可能发生一接合，因为如果不是只发生一接合，那么在两个电极装置之间便会出现短路(short-circuit)，而该电容器排列则亦将出现短路。
后续的考量则是把形成电容器装置的必要处理步骤进一步地整合至形成实际半导体记忆装置的处理程序之中。
为此，将有一特别针对于该第一或是下部电极装置与该第一金属化区的形成及/或特别针对于该第二或是上部电极装置与该第二金属化区的形成的规定，亦即该第一或是下部电极装置与该第一金属化区及/或该第二或是上部电极装置与该第二金属化区分别实质地在一实质通用的处理步骤中形成，或是在一通用的串连式处理程序之中或是类似的程序之中形成。
在此特别有利的是该第一或是下部电极装置与该第一金属化区及/或该第二或是上部电极装置与该第二金属化区乃分别藉沉积与图样化对应的金属化区或是类似者而形成，紧接的则是在钝化区(passivation region)内进行埋植(embedding)，若是合适地话，则再接着进行平坦化(planarizing)或是抛光(polishing)以达到通用表面区的层级。
是故，金属化区将先被形成，在另一方面，电极装置以及存取线路装置则是在后续的步骤中自该金属化区生成。然后，各金属化区便藉具体地沉积一对应的电绝缘物质而被埋植于一钝化区之中，其中各金属化区也可能是以相互分离的形式存在，而因为进行了沉积电绝缘物质的步骤，以致于其填入填满了位在各金属化区之间的中间区。如果合适的话，整个结构接着必定被平坦化，直至达到通用的层级，或是藉由使用适当的抛光方式而形成一通用的表面区。
另一方面，钝化区也可先形成，特别是利用适当的沉积方法之时。然后，对应的凹处便可在沉积地钝化区中形成，该对应的凹处乃实质的位于形成电极装置与存取线路装置的位置之上。这些凹处接着便被对应的实质导电物质所充填，其中该导电物质最好是金属。
本发明主题的装置解析将被讨论于后在一般形式的半导体记忆装置中，特别是MRAM内存装置或是类似者，多重的内存组件系以彼此横向间隔的形式生成于一实质上是横向延伸的材料区(material region)中及/或作为该材料区的一部份。再者，在各种情况下，都至少会有一电容器装置被提供，而且至少会有一第一或是下部电极装置、一第二或是上部电极装置以及一实质形成于该等电极装置之间的介电层。
本发明半导体记忆装置的特征系为该第一或是下部电极装置及/或该第二或是上部电极乃分别实质地直接在该材料区(materialregion)下方或是上方形成，而该材料区乃具有内存组件，因此，至少在操作过程中，至少有一部份具有内存组件的材料区将被供作为各介电层的一部份。
本发明半导体记忆装置的基本概念因而在于不管在何种情形下都是被用来接收个别内存组件的该材料区，而同时其也被作为是形成于该电容器装置的电极装置之间的介电层。
根据本发明之半导体记忆装置的一较佳实施例而言，其系具有一关于内存组件的规定，亦即内存组件乃被形成为抗磁内存组件，特别是成为隧道式(tunnel magnetoresistance，TMR)堆栈组件或是类似者。
另外，其亦有关于该内存组件是实质地以多层的形式组构而成的规定，特别是在一硬磁层与一软磁层之间需有一隧道层(tunnellayer)，而一阻障层(barrier layer)则是将在该硬磁层及/或软磁层附近形成，特别是以远离该隧道层的方式形成。
这两个考量使得本发明半导体记忆装置的应用特别适合在典型的MRAM内存或是类似者中实施。
若以本发明半导体记忆装置的另一实施例为基础，那么则有一特别针对于首次与内存件产生接触的规定，即该内存组件需形成于一第一金属化区之上，特别是在一第一存取线路装置之上及//或特别在各种情况中皆在底部具有其自身的第一阻障层，而该第一金属化区则须直接实质地位在具有内存组件的材料区下方。
在本发明半导体记忆装置的另一较佳实施例当中则存有其它规定，特别是对于第二次与该内存产生接触而言，即需提供有一第二金属化区，其中该第二金属化区将特别可作为一第二存取线路装置及/或其实质地与各内存组件实质地相互接触，特别是需与其自身所具有的各第二阻障层相接触。
上述这两个考量在形成一介电层的过程中确保了形成电容器装置的第一与第二电极装置的方法步骤将可与形成第一与第二金属化的过程整合在一起，尤其是就第一与第二存取线路装置而言。
在本发明半导体记忆装置的另一实施例当中则有关于该第一或是下部电极装置以及该第二或是上部电极装置的规定，即该第一或是下部电极装置以及该第二或是上部电极装置需分别与实际上位在一平面当中及/或位在个别通用的材料区当中的该第一金属化区以及该第二金属化区一起形成。
有利的是该第一或是下部电极装置及/或该第二或是上部电极装置乃分别以沿着与该第一金属化区或是该第二金属化区有关的实质横向空间方向而分离的形式生成。因此，相对必要的电绝缘区便很容易产生。
另外也有利的是该第一或是下部电极装置及/或该第二或是上部电极装置乃分别实际与该第一金属化区与该第二金属化区相互绝缘，那么，为了达到此目标，在该第一或是下部电极装置与该第一金属化区之间或是该第二或是上部电极装置与该第二金属化区之间的中间区则要有实质电绝缘的间隙组件(spacer elements)。
另一方面，该第一或是下部电极装置与该第二或是上部电极装置也有可能是分别与该第一金属化区与该第二金属化区实际相互电连结的，那么，尤其是为了达到此目标之时，该第一或是下部电极装置或是该第二或是上部电极装置便会分别形成于具有该第一金属化区或是该第二金属化区的部分及/或结合其中。
本发明的上述与其它观点系得自下列观察磁性内存胞元(MRAMs)乃是一种特别新式的电内存胞元。对于电容器装置或是类似者等被动组件需为芯片上实施(on-chipimplementation)形式的需求乃是导因于关于对应的半导体记忆装置的功能可靠性方面的要求。本发明提供了一种无须额外处理步骤而可把电容组件高度整合于磁性内存胞元(达深次微米(deep sub-micrometer)的阶段)之中的方法。
举例来说，相对的电容器结构可利用实质铅直的设计方式而排列在对应的内存胞元数组之中。那么，下部电极、介电层以及上部电极的排列次序便是沿着铅直的方向。在另一方面，一下部金属化平面M2，一上部金属化平面M3以及一被认为是TMR层的结构皆将伴随有一对应埋植材料区，而且，如果适合的话，还将可伴随有一硬光罩HM。此设计在该TMR组件或是堆栈(stacks)与电容装置的各别下部或是上部电极装置之间提供了必要的横向距离或是空间，进而免除了短路的风险。
然而，其它变形仍是可能的，即第二金属层M2乃直接排列在TMR层下方并且与其绝缘，其中该金属层M2非绝缘地排列在TMR堆栈之下，而该第三金属层M3绝缘地排列在该TMR堆栈之上，以及一种该第三金属层M3非绝缘地排列在该TMR堆栈之上的排列。
相对的水平配置亦也思及。
实际上，任何设计或是配置都是有可能的，只要TMR堆栈或是TMR支持区并未同时与金属层M2与金属层M3两者相接触，具体地说就是并未同时与该电容器装置的下部与上部电极装置相接触即可。
本发明乃藉以概略图标为基础的本发明半导体装置的较佳实施例而被较详尽的说明于后。
图1至3分别呈现了一本发明半导体记忆装置的实施例的概略式截面侧视图。
在后续的图1至3中，相同的参考符号总是指定相同结构或是组件，，而相对应的详细描述则不在各案例中重复论述。
第1图呈现了一本发明半导体记忆装置1的第一较佳实施例之截面侧视图。
图1中的实施例的基本结构10系由一真实半导体基板11所形成，其中，如果合适的话，将形成并埋植有一对应的CMOS结构。此COMS结构乃被一第一钝化区12所掩盖。第一存取线路装置13则是埋植并形成于该钝化区12之中。在各种情况下，在这些第一金属化区或是第一存取线路装置13的上方都会有内存组件形成，其中该内存组件乃是由多重层所组构而成并且具有一第一或是下部阻障层21、一硬磁层22、一隧道阻障层23、一软磁层24、一上部阻障层25以及一保护层，如果适合的话。
在每个个案中，就内存组件20而言，都有一第二金属化层14或是第二存取线路装置14被配置该上部阻障层25或是保护层的附近。举例而言，该第一存取线路装置13与第二存取线路装置14可被认为是以位线路或是字符线路的形式来形成。
在图1的实施例当中，电容器装置40的一第一电极装置43乃形成于每个第一存取线路装置13的邻近空间区域之中，而该电容器装置40则是藉对应的中间区18以及对应的间隙组件10f而与各存取线路装置13在空间上相互分离并且相互电绝缘。
另一方面，第二存取线路装置14则是被埋植于一第二钝化区50之中，该埋植方式乃是在该第二存取线路装置40与一该电容器装置40所配有的第二或是上部电极装置44之间设置第二中间区58或是也设置相对的间隙组件50f，进以使得该第二存取线路装置40与该第二或是上部电极装置44相互分离并且实质地相互绝缘。在图2的实施例当中，该第一或是下部存取线路装置13乃是以横向扩大的形式生成，以致于其可同步执行电容器装置40的第一或是下部电极装置43的功能。
在图3的实施例当中，若是图1之实施例相比较，该第二或是上部存取线路装置14则是以伴随有一较大的横向延伸之形式生成，以致于其可同步或是完全形成电极装置40的第二或是上部电极装置44。
在图1至3的所有实施例当中，用来接收内存组件20的材料区30至少也部分地具有在各第一与第二电极装置43、44之间对电容装置40执行提供相对介电区45的功能。
图标符号说明1 semiconductor memory device半导体记忆装置10 basic structure基本结构10 f spacer element间隙组件11 semiconductor半导体基板12 passivation region钝化区13 first metallization region，first access linedevice第一金属化区，第一存取线路装置14 second metallization region，second access linedevice第二金属化区，第二存取线路装置18 intermediate region中间区20 memory element，TMR stack element内存组件，TMR堆栈组件21 lower barrier layer下部阻障层22 hard magnetic layer硬磁层23 tunnel barrier layer隧道阻障层24 soft magnetic layer软磁层25 upper barrier layer上部阻障层30 material region，memory element region材料区，内存组件区40 capacitor device电容装置43 first/lower electrode device第一/下部电极装置44 second/upper electrode device第二/上部电极装置45 dielectric介电层50 second passivation region第二钝化区50f spacer element间隙组件58 intermediate region中间区
权利要求
1.一种制造半导体记忆装置的方法，尤指制造MRAM内存或是类似者而言，其包含-其中，复数个内存组件(20)系分别以在空间上相互横向分离的形式在一实质上横向延伸的材料区(30)中形成及/或作为该材料区的一部份，而且-其中，至少会配备有一电容器装置(40)，并且在各种个案中皆伴随着至少一第一或是下部电极装置(43)、一第二或是上部电极装置(44)以及一实质形成于该等电极装置之间的介电层(45)，特征系在于-该第一或是下部电极装置(43)及/或该第二或是上部电极(44)乃实质地直接在具有该等内存组件(20)的该材料区(30)的下方或是上方形成，以及-结果便是，至少在操作过程中，至少有一部份具有该等内存组件(20)的该材料区(30)系被供作为各介电层(45)的部份。
2.根据权利要求第1项所述的方法，特征系在于该等内存组件(20)乃被组织成抗磁内存组件，特别是成为TMR堆栈组件或是类似者。
3.根据前述权利要求的任一项所述的方法，特征系在于该等内存组件(20)乃是以多层的形式组构而成，特别是在一硬磁层(22)与一软磁层(24)之间需有一隧道层(23)，而一阻障层(21、25)则是在该硬磁层(22)及/或软磁层(24)的附近形成，特别是以背离该隧道层(23)的方式形成。
4.根据前述权利要求的任一项所述的方法，特征系在于，特别是就第一次与该等内存组件(20)产生接触而言，该等内存组件(20)系在一第一金属化区(13)上形成，特别是在一第一存取线路装置(13)之上及/或在每一种个案之中皆在底部具有其自身的第一阻障层(21)，该第一金属化区(13)系实质地直接配设于具有该等内存组件(20)的该材料区(30)的下方。
5.根据前述权利要求的任一项所述的方法，特征系在于，特别是就第二次与该等内存组件(20)产生接触而言，一第二金属化区(14)系被提供，尤其是在每一种个案之中皆作为一第二存取线路装置(14)及/或实质地与各内存组件(20)接触，特别是与其自身的各第二阻障层(25)相接触。
6.根据权利要求第4项或第5项所述的方法，特征系在于，该第一或是下部电极装置(43)以及该第二或是上部电极装置(44)乃分别与实际位在一平面当中及/或位在一共享的材料区当中的该第一金属化区(13)以及该第二金属化区(14)一起形成。
7.根据权利要求第4至6项的任一方法，特征系在于，该第一或是下部电极装置(43)及/或该第二或是上部电极装置(44)是各自以沿着与该第一金属化区(13)或是该第二金属化区(14)有关的实质横向空间方向而在空间上相分离的形式生成。
8.根据权利要求第4至7项的任一方法，特征系在于，-该第一或是下部电极装置(43)及/或该第二或是上部电极装置(44)分别以与该第一金属化区(13)与该第二金属化区(14)实质电绝缘的形式生成，以及-为了达到此目标，特别是在该第一或是下部电极装置(43)与该第一金属化区之间(13)以及该第二或是上部电极装置(44)与该第二金属化区(14)之间的中间区(18，58)便各自配有实质电绝缘的间隙组件(10f，50f)。
9.根据权利要求第4至8项的任一方法，特征系在于，-该第一或是下部电极装置(43)与该第二或上下部电极装置(44)的其中一电极装置乃以分别与该第一金属化区(13)以及该第二金属化区(14)实质电接触的形式生成，而且-为了达到此目标，该第一或是下部电极装置(43)或是该第二或是上部电极装置(44)便会分别形成于具有该第一金属化区(13)或是该第二金属化区(14)的部分及/或结合其中。
10.根据前述权利要求的任一项所述的方法，特征系在于该第一或是下部电极装置(43)与该第一金属化区(13)及/或该第二或是上部电极装置(44)与该第二金属化区(44)乃分别在一实质通用的处理步骤中形成，或是在一通用的串连式处理程序之中或是类似的程序之中形成。
11.根据前述权利要求的任一项所述的方法，特征系在于该第一或是下部电极装置(43)与该第一金属化区(13)及/或该第二或是上部电极装置(44)与该第二金属化区(14)乃分别藉沉积与图样化对应的金属化区或是类似者而形成，紧接的则是在钝化区内进行埋植(embedding)，若是合适地话，则再接着进行平坦化(planarizing)以达到一通用表面区的层级。
12.根据前述权利要求的任一项所述的方法，特征系在于该第一或是下部电极装置(43)与该第一金属化区(13)及/或该第二或是上部电极装置(44)与该第二金属化区(14)乃分别藉沉积一钝化区、形成相对的凹槽并以对应的金属化区充填该凹槽而形成。
13.一种半导体记忆装置，尤指MRAM内存或是类似者，-其中，多数的内存组件(20)系分别以在空间上相互横向分离的形式在一实质上横向延伸的材料区(30)中形成及/或作为该材料区的一部份，而且-其其中，至少会配备有一电容器装置(40)，并且在各种个案中皆伴随着至少一第一或是下部电极装置(43)、一第二或是上部电极装置(44)以及一实质形成于该等电极装置之间的介电层(45)，特征系在于-该第一或是下部电极装置(43)及/或该第二或是上部电极(44)乃实质地直接在具有该等内存组件(20)的该材料区(30)的下方或是上方形成，以及-结果便是，至少在操作过程中，至少有一部份具有该等内存组件(20)的该材料区(30)系被供作为各介电层(45)的部份。
14.根据权利要求第第13项所述的半导体记忆装置，特征系在于该等内存组件(20)乃被组织成抗磁内存组件，特别是成为TMR堆栈组件或是类似者。
15.根据前述权利要求第第13或14项所述的半导体记忆装置，特征系在于该等内存组件(20)乃是以多层的形式组构而成，特别是在一硬磁层(22)与一软磁层(24)之间需有一隧道层(23)，而一阻障层(21、25)则是在该硬磁层(22)及/或软磁层(24)的附近形成，特别是以背离该隧道层(23)的方式形成。
16.根据权利要求第第13至15项的任一半导体记忆装置，特征系在于，特别是就第一次与该等内存组件(20)产生接触而言，该等内存组件(20)系在一第一金属化区(13)上形成，特别是在一第一存取线路装置(13)之上及/或在每一种个案之中皆在底部具有其自身的第一阻障层(21)，该第一金属化区(13)系实质地直接配设于具有该等内存组件(20)的该材料区(30)的下方。
17.根据权利要求第第13至16项的任一半导体记忆装置，特征系在于，特别是就第二次与该等内存组件(20)产生接触而言，一第二金属化区(14)系被提供，尤其是在作为一第二各别存取线路装置(14)及/或特别实质的与各别内存组件(20)接触，尤其是与其自身的各别第二阻障层(25)相接触。
18.根据权利要求第16项或第17项所述的半导体记忆装置，特征系在于，该第一或是下部电极装置(43)以及该第二或是上部电极装置(44)乃分别与实际位在一平面当中及/或位在一共享的材料区当中的该第一金属化区(13)以及该第二金属化区(14)一起形成。
19.根据权利要求第第16至18项的任一半导体记忆装置，特征系在于，该第一或是下部电极装置(43)及/或该第二或是上部电极装置(44)是以各自沿着与该第一金属化区(13)或是该第二金属化区(14)有关的实质横向空间方向而在空间上相分离的形式生成。
20.根据权利要求第第16至19项的任一半导体记忆装置，特征系在于，-该第一或是下部电极装置(43)及/或该第二或是上部电极装置(44)分别以与该第一金属化区(13)与该第二金属化区(14)实质电绝缘的形式生成，以及-为了达到此目标，特别是在该第一或是下部电极装置(43)与该第一金属化区之间(13)以及该第二或是上部电极装置(44)与该第二金属化区(14)之间的中间区(18，58)乃各自配有实质电绝缘的间隙组件(10f，50f)。
21.根据权利要求第16至20项的任一半导体记忆装置，特征系在于，-该第一或是下部电极装置(43)与该第二或上下部电极装置(44)的其中一电极装置乃以分别与该第一金属化区(13)以及该第二金属化区(14)实质电接触的形式生成，而且-为了达到此目标，该第一或是下部电极装置(43)或是该第二或是上部电极装置(44)便会分别形成于具有该第一金属化区(13)或是该第二金属化区(14)的部分及/或结合其中。
全文摘要
为了以特别少的处理步骤来把一电容器装置(40)整合入半导体记忆装置区之中，直接把电容器装置(40)的一下部电极装置(43)与一上部电极装置(44)配置于具有内存组件(20)的材料区(30)的下方或是上方的方式便被提出，而此方式所导致的结果便是至少有一部份具有内存组件(20)的该材料区(30)将至少作为位在电极装置(43，44)之间的各介电层(45)的部分。
文档编号H01L27/105GK1511345SQ02810664
公开日2004年7月7日 申请日期2002年5月21日 优先权日2001年5月25日
发明者J·纽特泽尔, T·施洛斯塞, S·施瓦尔滋, S·沃姆, J 纽特泽尔, 叨, 逅谷 申请人:因芬尼昂技术股份公司