专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
半导体器件、尤其是使用MOS (Metal Oxide Semiconductor ；金属氧化物半导体) 晶体管的集成电路迈向高集成化。随着该高集成化，其中所用的MOS晶体管微细化至纳米领域。数字电路的基本电路虽为反向器(inverter)电路，但构成该反向器电路的MOS晶体管的微细化进展时，会有下述问题漏电流的抑制变得困难，因热载子效应(Hot-Carrier) 造成可靠性的降低，且难以由所需的电流量确保的要求减小电路的占有面积。为了解决上述问题，提出有一种在垂直方向将源极、栅极、漏极配置在衬底，且栅极包围硅柱的构造的环绕栅极晶体管(Surrounding Gate ^Transistor ;SGT)，且提出一种使用 pMOS 及 nMOS SGT 的CMOS反向器电路(例如非专利文献1)。以2个反向器及2个选择晶体管来构成SRAMGtatic Random Access Memory ；静态随机存取存储器)。当利用使用现有技术的SGT的CMOS (Complementary Metal-Oxide kmiconductor ；互补式金属氧化物半导体)反向器电路来构成时，以2个pMOS SGT及4个 nMOS SGT来构成。即，利用使用现有技术的SGT的CMOS反向器电路的SRAM由合计6个柱所构成。(先前技术文献)(非专利文献)(非专利文献1)S. Watanabe、K. Tsuchida、D. Takashima> Y. Oowaki、A. Nitayama、K. Hieda、 H. Takato> K. Sunouchi> F. Horiguchi> K. Ohuchi> F. Masuoka、H. Hara>一禾中具有应用于超高密度动态随机存储器的环绕栅型晶体管的新型电路技术(ANobel Circuit Technology with Surrounding Gate Transistors (SGT' s)for Ultra High Density DRAM' s)、IEEE JSSC.Vol. 30、No. 9、1995。
发明内容
(发明所欲解决的问题)因此，通过利用1个柱来构成反向器，而以2个柱构成2个反向器，并通过利用2个柱来构成2个选择晶体管，而以合计4个柱构成SRAM，借此提供一种高集成的CMOS SRAM。(解决问题的手段)本发明的一实施方式为一种具备以行列状配列在衬底上的2个反向器及2个选择晶体管的半导体器件，该半导体器件的特征在于，具备第一行(row)第二列(column)的第1反向器、第二行第一列的第2反向器、第一行第一列的选择晶体管、以及
第二行第二列的选择晶体管；该第一行第二列中的第1反向器，其具有第1个第1导电型半导体、极性与该第1个第1导电型半导体不同的第1个第2 导电型半导体、及配置在所述第1个第1导电型半导体与所述第1个第2导电型半导体之间的第1绝缘物成为一体而相对于衬底垂直地延伸的1个第1柱；配置在所述第1个第1导电型半导体之上，且其极性与所述第1个第1导电型半导体不同的第1个第2导电型高浓度半导体；配置在所述第1个第1导电型半导体之下，且其极性与所述第1个第1导电型半导体不同的第2个第2导电型高浓度半导体；配置在所述第1个第2导电型半导体之上，且其极性与所述第1个第2导电型半导体不同的第1个第1导电型高浓度半导体；配置在所述第1个第2导电型半导体之下，且其极性与所述第1个第2导电型半导体不同的第2个第1导电型高浓度半导体；包围所述第1柱的第1栅极绝缘物；及包围所述第1栅极绝缘物的第1栅极导电体；该第二行第一列的第2反向器，具有第2个第1导电型半导体、极性与该第2个第1导电型半导体不同的第2个第2 导电型半导体、及配置在所述第2个第1导电型半导体与所述第2个第2导电型半导体之间的第2绝缘物成为一体而相对于衬底垂直地延伸的1个第2柱；配置在所述第2个第1导电型半导体之上，且其极性与所述第2个第1导电型半导体不同的第3个第2导电型高浓度半导体；配置在所述第2个第1导电型半导体之下，且其极性与所述第2个第1导电型半导体不同的第4个第2导电型高浓度半导体；配置在所述第2个第2导电型半导体之上，且其极性与所述第2个第2导电型半导体不同的第3个第1导电型高浓度半导体；配置在所述第2个第2导电型半导体之下，且其极性与所述第2个第2导电型半导体不同的第4个第1导电型高浓度半导体；包围所述第2柱的第2栅极绝缘物；及包围所述第2栅极绝缘物的第2栅极导电体；该第一行第一列的选择晶体管，具有由第3个第1导电型半导体所构成的第3柱；配置在所述第3个第1导电型半导体之上，且其极性与所述第3个第1导电型半导体不同的第5个第2导电型高浓度半导体；配置在所述第3个第1导电型半导体之下，且其极性与所述第3个第1导电型半导体不同的第6个第2导电型高浓度半导体；包围所述第3柱的第3栅极绝缘物；及包围所述第3栅极绝缘物的第3栅极导电体；该第二行第二列的选择晶体管，具有由第4个第1导电型半导体所构成的第4柱；
配置在所述第4个第1导电型半导体之上，且其极性与所述第4个第1导电型半导体不同的第7个第2导电型高浓度半导体；配置在所述第4个第1导电型半导体之下，且其极性与所述第4个第1导电型半导体不同的第8个第2导电型高浓度半导体；包围所述第4柱的第4栅极绝缘物；及包围所述第4栅极绝缘物的第4栅极导电体。再者，本发明的较优选实施方式如所述记载的半导体器件，其特征在于，第2个第 1导电型高浓度半导体、第2个第2导电型高浓度半导体与第8个第2导电型高浓度半导体相连接；第8个第2导电型高浓度半导体与第2栅极导电体相连接；第4个第1导电型高浓度半导体、第4个第2导电型高浓度半导体与第6个第2 导电型高浓度半导体相连接；第6个第2导电型高浓度半导体与第1栅极导电体相连接。再者，本发明的较优选实施方式如所述记载的半导体器件，其中，半导体为硅。再者，本发明的较优选实施方式如所述记载的半导体器件，其中，第1导电型为ρ 型，第2导电型为η型。(发明效果)本发明的一实施方式为一种具备以行列状配列在衬底上的2个反向器及2个选择晶体管的半导体器件，该半导体器件的特征为具备第一行(row)第二列(column)的第1反向器、第二行第一列的第2反向器、第一行第一列的选择晶体管、以及第二行第二列的选择晶体管；该第一行第二列的第1反向器，具有第1个第1导电型半导体、极性与该第1个第1导电型半导体不同的第1个第2 导电型半导体、及配置在所述第1个第1导电型半导体与所述第1个第2导电型半导体之间的第1绝缘物成为一体而相对于衬底垂直地延伸的1个第1柱；配置在所述第1个第1导电型半导体之上，且其极性与所述第1个第1导电型半导体不同的第1个第2导电型高浓度半导体；配置在所述第1个第1导电型半导体之下，且其极性与所述第1个第1导电型半导体不同的第2个第2导电型高浓度半导体；配置在所述第1个第2导电型半导体之上，且其极性与所述第1个第2导电型半导体不同的第1个第1导电型高浓度半导体；配置在所述第1个第2导电型半导体之下，且其极性与所述第1个第2导电型半导体不同的第2个第1导电型高浓度半导体；包围所述第1柱的第1栅极绝缘物；及包围所述第1栅极绝缘物的第1栅极导电体；该第二行第一列的第2反向器，具有第2个第1导电型半导体、极性与该第2个第1导电型半导体不同的第2个第2导电型半导体、及配置在所述第2个第1导电型半导体与所述第2个第2导电型半导体之间的第2绝缘物成为一体而相对于衬底垂直地延伸的1个第2柱；配置在所述第2个第1导电型半导体之上，且其极性与所述第2个第1导电型半导体不同的第3个第2导电型高浓度半导体；配置在所述第2个第1导电型半导体之下，且其极性与所述第2个第1导电型半导体不同的第4个第2导电型高浓度半导体；配置在所述第2个第2导电型半导体之上，且其极性与所述第2个第2导电型半导体不同的第3个第1导电型高浓度半导体；配置在所述第2个第2导电型半导体之下，且其极性与所述第2个第2导电型半导体不同的第4个第1导电型高浓度半导体；包围所述第2柱的第2栅极绝缘物；及包围所述第2栅极绝缘物的第2栅极导电体；该第一行第一列的选择晶体管，具有由第3个第1导电型半导体所构成的第3柱；配置在所述第3个第1导电型半导体之上，且其极性与所述第3个第1导电型半导体不同的第5个第2导电型高浓度半导体；配置在所述第3个第1导电型半导体之下，且其极性与所述第3个第1导电型半导体不同的第6个第2导电型高浓度半导体；包围所述第3柱的第3栅极绝缘物；及包围所述第3栅极绝缘物的第3栅极导电体；该第二行第二列的选择晶体管，具有由第4个第1导电型半导体所构成的第4柱；配置在所述第4个第1导电型半导体之上，且其极性与所述第4个第1导电型半导体不同的第7个第2导电型高浓度半导体；配置在所述第4个第1导电型半导体之下，且其极性与所述第4个第1导电型半导体不同的第8个第2导电型高浓度半导体；包围所述第4柱的第4栅极绝缘物；及包围所述第4栅极绝缘物的第4栅极导电体；本发明通过半导体器件，利用1个柱来构成反向器，以2个柱来构成2个反向器， 以2个柱来构成2个选择晶体管，以合计4个柱来构成SRAM，借此可提供一种高集成的CMOS SRAM。再者，本发明通过所述记载的半导体器件，可构成SRAM，且可提供高集成的CMOS SRAM。该半导体器件中，第2个第1导电型高浓度半导体、第2个第2导电型高浓度半导体与第8个第2导电型高浓度半导体相连接；第8个第2导电型高浓度半导体与第2栅极导电体相连接；第4个第1导电型高浓度半导体、第4个第2导电型高浓度半导体与第6个第2 导电型高浓度半导体相连接；第6个第2导电型高浓度半导体与第1栅极导电体相连接。再者，本发明通过所述记载的半导体器件，可提供利用硅的高集成的CMOS SRAM0其中，半导体为硅。再者，本发明通过所述记载的半导体器件，可将选择晶体管作成为η型晶体管。其中，第1导电型为ρ型，第2导电型为η型。
图1中(a)为本发明的半导体装置的平面图、(b)为本发明的半导体装置的X-X’ 剖面图，(c)为本发明的半导体装置的Y-Y’剖面图。图2中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图3中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图4中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图5中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图6中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图7中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图8中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图9中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图10中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图11中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图12中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图13中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图14中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图15中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图16中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图17中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。
图18中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图19中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图20中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图21中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图22中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图23中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图M中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图25中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图沈中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图27中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图观中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图四中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图30中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图31中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图32中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图33中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图34中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图35中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图36中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图37中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图38中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图39中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图40中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图41中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图42中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图43中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图44中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图45中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图46中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图47中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图48中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图49中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图50中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图51中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图52中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图53中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图M中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图55中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图56中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。
图57中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图58中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图59中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图60中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图61中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图62中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图63中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图64中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图65中(a)为本发明的半导体器件的制造方法的平面图，(b)为本发明的半导体器件的制造方法的X-X’剖面图，(C)为本发明的半导体器件的制造方法的Y-Y’剖面图。图66为将本发明的半导体器件配置成2行2列的图。图67为将本发明的半导体器件配置成2行2列的器件的晶体管层的图。图68为将本发明的半导体器件配置成2行2列的器件的接触部(contact)层、第 1金属层的图。图69为将本发明的半导体器件配置成2行2列的器件的第1通孔(第1金属-第 2金属间接触部)、第2金属层的图。图70为将本发明的半导体器件配置成2行2列的器件的第2通孔(第2金属-第 3金属间接触部)、第3金属层的图。图71为将本发明的半导体器件配置成2行2列的器件的第3通孔(第3金属-第 4金属间接触部)、第4金属层的图。图72为本发明的半导体器件的附图、及与附图相对的等效电路的图。图73为本发明的半导体器件的附图、及以1对1显示等效电路的附图。上述附图中的附图标记说明如下101、106、123 至 125,145 至 149、152、162 至 165、170、199、204 氧化膜102、132、133、136 至 139 ρ 型硅103、108、115 至 118、130、131、134、135、142、158 至 161、179、180、185 阻剂104、105 η 型硅107、109、114、153、198 氮化膜110、111、154 至 157 氮化膜侧壁
112、113 绝缘物119至122氮化膜硬掩模1 至129、171至174氧化膜侧壁140、141、181 至 184 η 型高浓度硅143、144、186、187 ρ 型高浓度硅150高电介质膜151 金属166 至 169、317、320、322、325、327、330 栅极导电体175至178栅极绝缘物188至197硅与金属的化合物200、201、205 至 212 接触孔202、203、213 至 220、339 至 376 接触部221至2沘、377至398第1金属301、304、306、307、310、311、313、316,503,504 选择晶体管302、303、305、308、309、312、314、315、501,502 反向器318、319、321、323、324、326、328、329、331至338输入端子399 至 420 第 1 通孔421 至 438 第 2 金属439 至 454 第 2 通孔455 至 465 第 3 金属466 至 471 第 3 通孔472 至 475 第 4 金属。
具体实施例方式将本发明的半导体器件的平面图及剖面构造分别显示在图1中(a)、(b)、(c)。图 1中(a)为平面图，图1中(b)为X-X’剖面图，图1中(c)为Y-Y’剖面图。此外，图72为本发明的半导体器件的附图、及与附图相对的等效电路的图，图73 为本发明的半导体器件的附图，及以1比1显示等效电路的附图。(实施例1)在本实施例中，半导体器件的特征具备第一行第二列的第1反向器501，其具有 第1的P型硅137、极性与该第1的P型硅137不同的第1的η型硅104、及配置在所述第 1的P型硅137与所述第1的η型硅104之间的第1的绝缘物112成为一体而相对于衬底垂直地延伸的1个第1柱，配置在所述第1的ρ型硅137上，且其极性与所述第1的ρ型硅137不同的第1 的η型高浓度硅182，配置在所述第1的ρ型硅137下，且其极性与所述第1的ρ型硅137不同的第2的η型高浓度硅141，配置在所述第1的η型硅104上，且其极性与所述第1的η型硅104不同的第1 的P型高浓度硅186，配置在所述第1的η型硅104下，且其极性与所述第1的η型硅104不同的第2 的P型高浓度硅143，包围所述第1柱的第1栅极绝缘物176，及包围所述第1栅极绝缘物176的第1栅极导电体167 ；第二行第一列的第2反向器502，其具有第2的ρ型硅、极性与该第2的ρ型硅不同的第2的η型硅、及配置在所述第2的ρ型硅与所述第2的η型硅之间的第2的绝缘物113成为一体而相对于衬底垂直地延伸的1个第2柱，配置在所述第2的ρ型硅上，且其极性与所述第2的ρ型硅不同的第3的η型高浓度硅，配置在所述第2的ρ型硅下，且其极性与所述第2的ρ型硅不同的第4的η型高浓度硅，配置在所述第2的η型硅上，且其极性与所述第2的η型硅不同的第3的ρ型高浓度硅，配置在所述第2的η型硅下，且其极性与所述第2的η型硅不同的第4的ρ型高浓度硅，包围所述第2柱的第2栅极绝缘物177，及包围所述第2栅极绝缘物177的第2栅极导电体168 ；第一行第一列的选择晶体管503，其具有由第3的ρ型硅136所构成的第3柱，配置在所述第3的ρ型硅136上，且其极性与所述第3的ρ型硅136不同的第5 的η型高浓度硅181，配置在所述第3的ρ型硅136下，且其极性与所述第3的ρ型硅136不同的第6 的η型高浓度硅140，包围所述第3柱的第3栅极绝缘物175，及包围所述第3栅极绝缘物175的第3栅极导电体166 ；以及第二行第二列的选择晶体管504，其具有由第4的ρ型硅所构成的第4柱，配置在所述第4的ρ型硅上，且其极性与所述第4的ρ型硅不同的第7的η型高浓度硅，配置在所述第4的ρ型硅下，且其极性与所述第4的ρ型硅不同的第8的η型高浓度硅，包围所述第4柱的第4栅极绝缘物，及包围所述第4栅极绝缘物175的第4栅极导电体169。此外，关于第二行第二列的选择晶体管，虽未利用剖面图加以说明，但由图1中 (b)及图1中(c)可容易理解，显示第二行第二列的选择晶体管与第1及第2反向器的连接关系的剖面。即，显示第二行第二列的选择晶体管与第2反向器的连接关系的剖面与互换左右的位置而配置图1中(b)的第1反向器与第一行第一列的选择晶体管并彼此连接者相等。此外，显示第二行第二列的选择晶体管与第1反向器的连接关系的剖面，与互换上下的位置而配置图1中(C)的第2反向器与第一行第一列的选择晶体管并彼此连接者相等。第1反向器501的第2的η型高浓度硅141与第2的ρ型高浓度硅143以金属的化合物193与硅连接，硅与金属的化合物193为与第8的η型高浓度硅连接，第8的η型高浓度硅与硅及金属的化合物196连接。第2的反向器502的第4的η型高浓度硅及第4的ρ型高浓度硅以金属的化合物 192与硅连接，硅与金属的化合物192为与第6的η型高浓度硅140连接，第6的η型高浓度硅140与硅及金属的化合物189连接。第1反向器501的栅极导电体167通过接触部202而连接硅及金属的化合物189。第2反向器502的栅极导电体168通过接触部203而连接硅及金属的化合物196。再者，第2的ρ型高浓度硅143、第2的η型高浓度硅141与第8的η型高浓度硅相连接，第8的η型高浓度硅与第2栅极导电体168相连接，第4的ρ型高浓度硅、第4的η型高浓度硅与第6的η型高浓度硅140相连接，第6的η型高浓度硅140与第1栅极导电体167相连接。以下，参照图2至图65说明用以形成本发明的半导体器件的构造的制造步骤的一例。此外，在多个附图中，对于同一的构成要素标记相同的符号。图2至图65为显示本发明的半导体器件的制造例，其中(a)为平面图，(b)为X-X’剖面图，(c)为Y-Y’剖面图。参照图2，在形成于氧化膜101上的ρ型硅102形成用以形成η型硅的阻剂 (resist)03。参照图3，导入杂质并形成η型硅104、105。参照图4，剥离阻剂103。参照图5，堆积氧化膜106、氮化膜107。参照图6，形成蚀刻氮化膜用的阻剂108。参照图7，蚀刻氮化膜107，并蚀刻氧化膜106。参照图8，剥离阻剂108。参照图9，堆积氮化膜109。参照图10，对氮化膜109进行回蚀，以形成氮化膜侧壁110、111。参照图11，对ρ型硅102、η型硅104、105进行蚀刻。参照图12，堆积绝缘膜，施行平坦化，而作成第1绝缘膜112、113。参照图13，堆积氮化膜114。参照图14，形成柱形成用的阻剂115、116、117、118。参照图15，蚀刻氮化膜114、107，以形成氮化膜硬掩模(hardmask) 119、120、121、 122。参照图16，蚀刻氧化膜106，以形成氧化膜123、124。参照图17，剥离阻剂 115、116、117、118。参照图18，蚀刻ρ型硅102、η型硅104、105，以形成柱。参照图19，堆积氧化膜125。
参照图20，蚀刻氧化膜125，使该氧化膜残存为侧壁状，以形成氧化膜侧壁126、 127、128、129。参照图21，形成元件分离用的阻剂130、131。参照图22，对ρ型硅102、n型硅104、105进行蚀刻，以进行元件分离。且形成有ρ 型硅 132,133ο参照图23，剥离阻剂130、131。参照图24，形成杂质导入用的阻剂134、135。参照图25，导入杂质以形成η型高浓度硅140、141。且形成有ρ型硅136、137、138、 139。参照图沈，将阻剂134、135予以剥离。参照图27，形成杂质导入用的阻剂142。参照图28，导入杂质以形成ρ型高浓度硅143、144。参照图29，剥离阻剂142。参照图30，蚀刻氧化膜侧壁126、127、128、129。参照图31，堆积氧化膜145。参照图32，对氧化膜145进行回蚀。此时，也在氮化膜硬掩模119、120、121、122上残存有氧化膜146、147、148、149。参照图33，堆积属于栅极绝缘膜的高电介质膜150、栅极导电体的金属151，并施行平坦化。在施行平坦化之际，氧化膜146、147、148、149被蚀刻。参照图34，对金属151进行回蚀。参照图35，堆积氧化膜152，并施行平坦化。参照图36，对氧化膜152进行回蚀。参照图37，堆积氮化膜153。参照图38，蚀刻氮化膜153，使该氮化膜153残存成侧壁状，以形成氮化膜侧壁 154、155、156、157。参照图39，形成栅极导电体形成用的阻剂158、159、160、161。参照图40，蚀刻氧化膜152，以形成氧化膜162、163、164、165。参照图41，蚀刻金属151，以形成栅极导电体166、167、168、169。参照图42，剥离阻剂 158、159、160、161。参照图43，堆积氧化膜170。参照图44，蚀刻氧化膜170，使氧化膜170残存为侧壁状，以形成氧化膜侧壁171、 172、173、174。参照图45，蚀刻高电介质膜150，以形成栅极绝缘膜175、176、177、178。参照图46，蚀刻以形成氮化膜侧壁154、155、156、157、氮化膜硬掩模119、120、 121、122。参照图47，蚀刻属于高电介质膜的栅极绝缘膜175、176、177、178。参照图48，蚀刻氧化膜145，以露出η型高浓度硅140、141、ρ型高浓度硅144、143。参照图49，形成杂质导入用的阻剂179、180。参照图50，导入杂质，以形成η型高浓度硅181、182、183、184。
参照图51，剥离阻剂179、180。参照图52，形成杂质形成用的阻剂185。参照图53，导入杂质，以形成ρ型高浓度硅186、187。参照图M，将阻剂185予以剥离。参照图55，形成硅与金属的化合物 188、189、190、191、192、193、194、195、196、 197。参照图56，堆积氮化膜198，并堆积氧化膜199，施行平坦化。参照图57，形成接触孔(contact hole) 200,201 参照图58，形成接触部202、203。参照图59，堆积氧化膜204，并施行平坦化。参照图60，形成接触孔205、206。参照图61，形成接触孔 207、208、209、210。参照图62，形成接触孔211、212。参照图63，蚀刻氮化膜198，并蚀刻氧化膜204。参照图64，形成接触部 213、214、215、216、217、218、219、220。参照图65，形成第 1 金属 221、222、223、224、225、226、227、228。通过以上方式，形成SRAM存储器单元。以下，参照图66至图71说明将本发明的半导体器件配置成2行2列的一例。此外，在多个附图中，对同一的构成要素标记同一的符号。图66为显示将本发明的半导体器件配置成2行2列。图67为显示晶体管层。图68为显示接触部层、第1金属层。图69为显示第1通孔(第1金属-第2金属间接触部)、第2金属层。图70为显示第2通孔(第 2金属-第3金属间接触部)、第3金属层。图71为显示第3通孔(第3金属-第4金属间接触部)、第4金属层。在第1行第1列配置有选择晶体管301。在第1行第2列配置有反向器302。在第2行第1列配置有反向器305。在第2行第2列配置有选择晶体管306。反向器305与选择晶体管301以输出端子331相连接。反向器302与选择晶体管306以输出端子333相连接。反向器305的输入端子321通过接触部341与输出端子333相连接。反向器302的输入端子318通过接触部339与输出端子331相连接。在第1行第4列配置有选择晶体管304。在第1行第3列配置有反向器303。在第2行第4列配置有反向器308。在第2行第3列配置有选择晶体管307。反向器303与选择晶体管307以输出端子334相连接。反向器308与选择晶体管304以输出端子332相连接。反向器303的输入端子319通过接触部340与输出端子332相连接。反向器308的输入端子323通过接触部342与输出端子334相连接。
选择晶体管301具有栅极导电体317。选择晶体管306及选择晶体管307具有栅极导电体322。选择晶体管304具有栅极导电体320。在第3行第2列配置有选择晶体管310。在第3行第1列配置有反向器309。在第4行第2列配置有反向器314。在第4行第1列配置有选择晶体管313。反向器309与选择晶体管313以输出端子337相连接。反向器314与选择晶体管310以输出端子335相连接。反向器309的输入端子3M通过接触部343与输出端子335相连接。反向器314的输入端子3 通过接触部345与输出端子337相连接。在第3行第3列配置有选择晶体管311。在第3行第4列配置有反向器312。在第4行第3列配置有反向器315。在第4行第4列配置有选择晶体管316。反向器315与选择晶体管311以输出端子336相连接。反向器312与选择晶体管316以输出端子338相连接。反向器315的输入端子3 通过接触部346与输出端子338相连接。反向器312的输入端子3 通过接触部344与输出端子336相连接。选择晶体管313具有栅极导电体327。选择晶体管310与选择晶体管311具有栅极导电体325。选择晶体管316具有栅极导电体330。在反向器302的nMOS晶体管上配置有接触部349，在反向器302的pMOS晶体管上配置有接触部350，在选择晶体管306上配置有接触部357，在反向器305的nMOS晶体管上配置有接触部356，在反向器305的pMOS晶体管上配置有接触部；355，在选择晶体管301上配置有接触部348，在反向器303的nMOS晶体管上配置有接触部；352，在反向器303的pMOS晶体管上配置有接触部；351，在选择晶体管307上配置有接触部359，在反向器308的nMOS晶体管上配置有接触部360，在反向器308的pMOS晶体管上配置有接触部361，在选择晶体管304上配置有接触部353，在栅极导电体317上配置有接触部347，在栅极导电体322上配置有接触部358，在栅极导电体320上配置有接触部354，在反向器309的nMOS晶体管上配置有接触部363，在反向器309的pMOS晶体管上配置有接触部362，
在选择电晶体313上配置有触接触部370，在反向器314的nMOS晶体管上配置有接触部371，在反向器314的pMOS晶体管上配置有接触部372，在选择晶体管310上配置有接触部364，在反向器315的nMOS晶体管上配置有接触部374，在反向器315的pMOS晶体管上配置有接触部373，在选择晶体管311上配置有接触部366，在反向器312的nMOS晶体管上配置有接触部367，在反向器312的pMOS晶体管上配置有接触部368，在选择晶体管316上配置有接触部375，在栅极导电体327上配置有接触部369，在栅极导电体325上配置有接触部365，在栅极导电体330上配置有接触部376，在接触部347连接有第1金属377，在接触部348连接有第1金属378，在接触部349连接有第1金属379，在接触部350及接触部351连接有第1金属380，在接触部352连接有第1金属381，在接触部353连接有第1金属382，在接触部3M连接有第1金属383，在接触部355与接触部362连接有第1金属384，在接触部356与接触部363连接有第1金属385，在接触部357与接触部364连接有第1金属386，在接触部358连接有第1金属387，在接触部365连接有第1金属388，在接触部359与接触部366连接有第1金属389，在接触部360与接触部367连接有第1金属390，在接触部361与接触部368连接有第1金属391，在接触部369连接有第1金属392，在接触部370连接有第1金属393，在接触部371连接有第1金属394，在接触部372与接触部373连接有第1金属395，在接触部374连接有1金属396，在接触部375连接有第1金属397，在接触部376连接有第1金属398。在第1金属378上配置有第1通孔399，在第1金属379上配置有第1通孔400，在第1金属380上配置有第1通孔401，在第1金属381上配置有第1通孔402，
在第1金属382上配置有第1通孔403，在第1金属377上配置有第1通孔404，在第1金属383上配置有第1通孔405，在第1金属387上配置有第1通孔406，在第1金属384上配置有第1通孔407，在第1金属385上配置有第1通孔408，在第1金属386上配置有第1通孔409，在第1金属389上配置有第1通孔410，在第1金属390上配置有第1通孔411，在第1金属391上配置有第1通孔412，在第1金属388上配置有第1通孔413，在第1金属392上配置有第1通孔414，在第1金属398上配置有第1通孔415，在第1金属393上配置有第1通孔416，在第1金属394上配置有第1通孔417，在第1金属395上配置有第1通孔418，在第1金属396上配置有第1通孔419，在第1金属397上配置有第1通孔420，在第1通孔399连接有第2金属421，在第1通孔400连接有第2金属422，在第1通孔401连接有第2金属423，在第1通孔402连接有第2金属424，
在第1通孔403连接有第2金属425，在第1通孔404、405、406连接有第2金属4 ，在第1通孔407连接有第2金属427，在第1通孔408连接有第2金属4 ，在第1通孔409连接有第2金属4 ，在第1通孔410连接有第2金属430，在第1通孔411连接有第2金属431，在第1通孔412连接有第2金属432，在第1通孔413、414、415连接有第2金属433，在第1通孔416连接有第2金属434，在第1通孔417连接有第2金属435，在第1通孔418连接有第2金属436，在第1通孔419连接有第2金属437，在第1通孔420连接有第2金属438。在第2金属421上配置有第2通孔439，在第2金属422上配置有第2通孔440，在第2金属423上配置有第2通孔441，
在第2金属似4上配置有第2通孔442，在第2金属425上配置有第2通孔443，在第2金属427上配置有第2通孔444，
在第2金属似8上配置有第2通孔445，在第2金属似9上配置有第2通孔446，在第2金属430上配置有第2通孔447，在第2金属431上配置有第2通孔448，在第2金属432上配置有第2通孔449，在第2金属4；34上配置有第2通孔450，在第2金属4；35上配置有第2通孔451，在第2金属436上配置有第2通孔452，在第2金属437上配置有第2通孔453，在第2金属438上配置有第2通孔454，
在第2通孔439连接有第3金属455，在第2通孔440、442、445、448连接有第3金属458，在第2通孔441连接有第3金属456，在第2通孔443连接有第3金属457，在第2通孔444、449、452连接有第3金属461，在第2通孔446连接有第3金属459，在第2通孔447连接有第3金属460，在第2通孔450连接有第3金属462，在第2通孔451连接有第3金属463，在第2通孔453连接有第3金属464，
在第2通孔妨4连接有第3金属465。在第3金属455上配置有第3通孔466，在第3金属459上配置有第3通孔468，在第3金属460上配置有第3通孔469，在第3金属457上配置有第3通孔467，在第3金属462上配置有第3通孔470，在第3金属465上配置有第3通孔471，在第3通孔466、470连接有第4金属472，在第3通孔468连接有第4金属473，在第3通孔469连接有第4金属474，在第3通孔467、471连接有第4金属475。(产业实用性)依据本发明的半导体器件，通过利用1个柱构成反向器，并利用2个柱构成2个反向器，利用2个柱构成2个选择晶体管，利用合计4个柱构成SRAM，而可提供一种高集成的 CMOS SRAM。由于利用4个柱构成SRAM，因此可提供一种集成度变高的高集成的CMOS SRAM, 其产业实用性极大。
权利要求
1. 一种半导体器件，具备以行列状配列在衬底上的2个反向器及2个选择晶体管，其特征在于，具备第一行第二列的第1反向器、 第二行第一列的第2反向器、 第一行第一列的选择晶体管、以及第二行第二列的选择晶体管； 该第一行第二列的第1反向器，具有第1个第1导电型半导体、极性与该第1个第1导电型半导体不同的第1个第2导电型半导体、及配置在所述第1个第1导电型半导体与所述第1个第2导电型半导体之间的第1绝缘物成为一体而相对于衬底垂直地延伸的1个第1柱；配置在所述第1个第1导电型半导体之上，且其极性与所述第1个第1导电型半导体不同的第1个第2导电型高浓度半导体；配置在所述第1个第1导电型半导体之下，且其极性与所述第1个第1导电型半导体不同的第2个第2导电型高浓度半导体；配置在所述第1个第2导电型半导体之上，且其极性与所述第1个第2导电型半导体不同的第1个第1导电型高浓度半导体；配置在所述第1个第2导电型半导体之下，且其极性与所述第1个第2导电型半导体不同的第2个第1导电型高浓度半导体； 包围所述第1柱的第1栅极绝缘物；及包围所述第1栅极绝缘物的第1栅极导电体； 该第二行第一列的第2反向器，具有第2个第1导电型半导体、极性与该第2个第1导电型半导体不同的第2个第2导电型半导体、及配置在所述第2个第1导电型半导体与所述第2个第2导电型半导体之间的第2绝缘物成为一体而相对于衬底垂直地延伸的1个第2柱；配置在所述第2个第1导电型半导体之上，且其极性与所述第2个第1导电型半导体不同的第3个第2导电型高浓度半导体；配置在所述第2个第1导电型半导体之下，且其极性与所述第2个第1导电型半导体不同的第4个第2导电型高浓度半导体；配置在所述第2个第2导电型半导体之上，且其极性与所述第2个第2导电型半导体不同的第3个第1导电型高浓度半导体；配置在所述第2个第2导电型半导体之下，且其极性与所述第2个第2导电型半导体不同的第4个第1导电型高浓度半导体； 包围所述第2柱的第2栅极绝缘物；及包围所述第2栅极绝缘物的第2栅极导电体； 该第一行第一列的选择晶体管，具有 由第3个第1导电型半导体所构成的第3柱；配置在所述第3个第1导电型半导体之上，且其极性与所述第3个第1导电型半导体不同的第5个第2导电型高浓度半导体；配置在所述第3个第1导电型半导体之下，且其极性与所述第3个第1导电型半导体不同的第6个第2导电型高浓度半导体； 包围所述第3柱的第3栅极绝缘物；及包围所述第3栅极绝缘物的第3栅极导电体； 该第二行第二列的选择晶体管，具有 由第4个第1导电型半导体所构成的第4柱；配置在所述第4个第1导电型半导体之上，且其极性与所述第4个第1导电型半导体不同的第7个第2导电型高浓度半导体；配置在所述第4个第1导电型半导体之下，且其极性与所述第4个第1导电型半导体不同的第8个第2导电型高浓度半导体； 包围所述第4柱的第4栅极绝缘物；及包围所述第4栅极绝缘物的第4栅极导电体。
2.根据权利要求1所述的半导体器件，其特征在于，第2个第1导电型高浓度半导体、 第2个第2导电型高浓度半导体与第8个第2导电型高浓度半导体相连接；第8个第2导电型高浓度半导体与第2栅极导电体相连接；第4个第1导电型高浓度半导体、第4个第2导电型高浓度半导体与第6个第2导电型高浓度半导体相连接；第6个第2导电型高浓度半导体与第1栅极导电体相连接。
3.根据权利要求1或2所述的半导体器件，其特征在于，半导体为硅。
4.根据权利要求1或2所述的半导体器件，其特征在于，第1导电型为ρ型，第2导电型为η型。
全文摘要
本发明公开一种半导体器件。一种高集成的CMOS SRAM，利用反向器来构成SRAM，该反向器具有第1个第1导电型半导体、极性与第1个第1导电型半导体不同的第1个第2导电型半导体、及配置在第1个第1导电型半导体与第1个第2导电型半导体间的第1绝缘物成为一体而相对于衬底垂直地延伸的1个第1柱；配置在第1个第1导电型半导体之上的第1个第2导电型高浓度半导体；配置在第1个第1导电型半导体之下的第2个第2导电型高浓度半导体；配置在第1个第2导电型半导体之上的第1个第1导电型高浓度半导体；配置在第1个第2导电型半导体之下的第2个第1导电型高浓度半导体；包围第1柱的第1栅极绝缘物；以及包围第1栅极绝缘物的第1栅极导电体。
文档编号H01L27/11GK102208417SQ201110082959
公开日2011年10月5日 申请日期2011年3月31日 优先权日2010年3月31日
发明者中村广记, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社