专利名称：具有低栅/漏极间电容的沟渠式功率晶体管的制作方法
技术领域：
本发明涉及一种功率晶体管(power M0SFET)，特别是涉及一种具有低栅/漏极问电容(Cgd, gate-drain capacitance)的沟渠式功率晶体管(trenchpower M0SFET)。
背景技术：
功率晶体管可以同时承受高电压与高电流。其中，沟渠式功率晶体管主要作为信号来源及电路开关元件，并具备低导通电阻值及耐高压电流的特性，而可应用于笔记型电脑、数字相机、手机、电源供应器、液晶显示器(LCD Monitor)等消费电子产品。参阅图1，目前的沟渠式功率晶体管I包括一个漏极(drain)结构11、一个井区 (well) 12、一个栅极(gate)沟渠结构13,及一个源极(source)结构14。该漏极结构11成第一导电性(即η型)且具有一层基部层111，及一层形成于该基部层111上的第一部层112。该基部层111的主要载子浓度大于该第一部层112的主要载子浓度，即该基部层111与该第一部层112分别为η+型与η型。该井区12成相反于该第一导电性的第二导电性(即P型)，且实体接触该漏极结构11的第一部层112,并位于该第一部层112上。该栅极沟渠结构13形成于该漏极结构11的第一部层112与该井区12中，且具有一块导电块132，及一层隔离该导电块132与该第一部层112和该井区12的介电层131。该介电层131由例如二氧化硅(SiO2)构成，该导电块132由例如多晶硅构成而具备导电的特性。该源极结构14具有一个成第一导电性且形成于该井区12上的源极区141，及一个与该源极区141实体接触并可对外电连接的接触插塞142 (contact),该源极区141的主要载子浓度大于该井区12的主要载子浓度，且该源极区141与该漏极结构11以该井区12作为间隔，该接触插塞142以金属材料，例如鹤所构成。当分别给予该栅极沟渠结构13的导电块132与该漏极结构11的基部层111预定电压时，该井区12邻近该栅极沟渠结构13的介电层131的区域供电荷自该漏极结构11流动至该源极结构14的源极区141而形成导通。由于目前的沟渠式功率晶体管I在导通时，电荷仅于邻近该栅极沟渠结构13的侧壁的井区12处流动，因而在该漏极结构11的第一部层112邻近该栅极沟渠结构13的底壁的区域产生较大的栅/漏极间电容，而再经晶体管放大后形成较高的米勒效应(miller effect)电容，进而增加作为开关电路元件时的关闭时间，及降低元件反应动作速度，并在低频响应的条件下易短路，或在高频响应的条件时降低截止频率，或作为放大器时阻抗过低。由此可见，上述现有的沟渠式功率晶体管在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的具有低栅/漏极间电容的沟渠式功率晶体管，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的是在提供一种具有低栅/漏极间电容的沟渠式功率晶体管，其米勒效应电容较低而具有高的元件反应速度。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种具有低栅/漏极间电容的沟渠式功率晶体管，包含一个漏极结构、一个井区、一个栅极沟渠结构，以及一个源极结构，该漏极结构以半导体材料构成并包括一个成第一导电性的漏极区，及一个位于该漏极区中且主要载子浓度小于该漏极区的袋状区，该井区成相反于该第一导电性的第二导电性，并实体接触该漏极区，该栅极沟渠结构形成在该漏极区和该井区中且与该袋状区实体接触，并包括一块导电块，及一层将该导电块及该井区隔离的介电层，该源极结构包括一个成第一导电性且借该井区而与该漏极结构不相接触的源极区。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该漏极结构的袋状区成第一导电性。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该漏极结构的漏极区向上依序具有一层基部层、一层主要载子浓度不大于该基部层的第一部层，及一层主要载子浓度不大于该第一基部层的第二部层，该井区形成在该第二部层中，该栅极沟渠结构向下形成在该井区与该第二部层中。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该漏极结构的袋状区形成于该第一部层顶部。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该漏极结构的袋状区是以离子植入的方式形成。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该漏极结构的第一部层与第二部层是以磊晶的方式形成。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该栅极沟渠结构的导电块是以多晶硅为主要材料构成。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该源极结构还包括一个可导电且与该源极区实体接触而可对外电连接的接触插塞。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该第一导电性是η型半导体，该第二导电性是P型半导体。较佳地，前述的具有低栅/漏极间电容的沟渠式功率晶体管，其中该第一导电性是P型半导体，该第二导电性是η型半导体。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明具有低栅/漏极间电容的沟渠式功率晶体管至少具有下列优点及有益效果本发明在漏极结构中增设主要载子浓度小于该漏极区的袋状区，而降低栅/漏极间的电容，从而降低米勒效应电容，减少晶体管反应所需时间，提高晶体管整体在切换导通与关闭时的速度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图I是一种以往「沟渠式功率晶体管」的剖视示意图；图2是本发明具有低栅/漏极间电容的沟渠式功率晶体管的较佳实施例的一剖视示意图；图3是该较佳实施例的一剖视示意图，说明依序形成一基部层、一 η型层体，及一 η_型层体；图4是一剖视示意图，说明形成一沟渠、一植入区，及一袋状区；图5是一剖视示意图，说明在该沟渠内形成一介电层及一导电块。
具体实施例方式下面结合附图及实施例对本发明进行详细说明 参阅图2，本发明具有低栅/漏极间电容的沟渠式功率晶体管2的较佳实施例包含一个漏极结构21、一个井区22、一个栅极沟渠结构23，及一个源极结构24。该漏极结构21包括一个漏极区211,及一个袋状区212。该漏极区211具有一层基部层213,及依序形成于该基部层213上的一层第一部层214和一层第二部层215。该基部层213及该第一部层214、第二部层215成第一导电性(即η导电型)，所述部层213、214、215皆是以磊晶的方式形成，该基部层213的主要载子浓度不小于该第一部层214的主要载子浓度，该第一部层214的主要载子浓度不小于该第二部层215的主要载子浓度，也就是该基部层213、该第一部层214及该第二部层215分别为η+型、η型、η_型。 该袋状区212成第一导电性(即η导电型)并实体接触该第一部层214顶部，该袋状区212 的主要载子浓度小于该漏极区211的主要载子浓度。该井区22实体接触该漏极结构21的第二部层215，并成第二导电性(即P型)， 该井区22的主要载子浓度大于该第二部层215的主要载子浓度，即P型。该栅极沟渠结构23形成于该井区22与该漏极结构21的第一部层214中，并对应地位于该漏极结构21的袋状区212上而与该袋状区212实体接触。该栅极沟渠结构23包括一块对外电连接而可接受外界电能的导电块232，及一层将该导电块232与该井区22及该导电块232与该漏极结构21隔离的介电层231。该导电块232以具有导电特性的多晶硅为主要构成材料，该介电层231为绝缘体，并可选自二氧化硅。该源极结构24包括一个实体接触该井区22顶部的源极区241，及一个与该源极区 241实体接触且对外电连接的接触插塞242，该源极区241通过该介电层231而与该导电块 232间隔，且利用该井区22而与该漏极结构21隔离。该源极区241成第一导电性，且该源极区241的主要载子浓度大于该井区22的主要载子浓度。该接触插塞242以具备导电特性的材料形成，在该较佳实施例中，该接触插塞242选自钨、铜、铝，及前述的一组合为材料所构成。需说明的是，在该较佳实施例中，该第一导电性是以η型半导体为主，该第二导电性对应该第一导电性而以P型半导体为主。当然，而该第一导电性也可以为P型半导体，而该第二导电性对应为η型半导体。当分别给予该栅极沟渠结构23的导电块232与该漏极结构21的基部层213预定电压时，该井区22邻近该栅极沟渠结构23的介电层231的区域供电荷自该漏极结构21流动至该源极结构24的源极区241而形成导通。该漏极结构21的袋状区212实体接触该栅极沟渠结构23的介电层231，且该袋状区212的主要载子浓度小于该第一部层214的主要载子浓度。当该较佳实施例导通时，该栅极沟渠结构23的介电层231界定的电容(C。，oxide capacitance)与该漏极结构21邻近该栅极沟渠结构23的区域界定的空乏电容(Cd,depletion layer drain)串联而成为栅 /漏极间电容(Cgd, gate-drain capacitance)。由于该袋状区212的主要载子浓度小于该第一部层214的主要载子浓度，且电容值与主要载子浓度成正比，故该包括该袋状区212的漏极结构21的空乏区界定的空乏电容较目前无袋状区212的漏极结构21界定的空乏电容低，进一步得到低栅/漏极间电容，从而显著降低由米勒效应所产生的电容值，使本发明具有低栅/漏极间电容的沟渠式功率晶体管2整体具有较高的切换开关反应速度，降低关闭该沟渠式功率晶体管所需花费的时间。上述本发明较佳实施例所说明的具有低栅/漏极间电容的沟渠式功率晶体管2在经过以下的制作方法的说明，当可更加清楚的明白。参阅图3，该具有低栅/漏极间电容的沟渠式功率晶体管2的制作，首先是准备一个η+磊晶晶圆作为基部层213，再在该基部层213以磊晶的方式依序形成一层η型层体31 与一层η-型层体32。参阅图4，接着，在该η-型层体32顶面利用微影及蚀刻等方式形成一个往该基部层213的方向凹陷的沟渠33。继续，地该沟渠33内沉积该以绝缘材料为主的介电层231，
例如二氧化硅。配合参阅图5，再通过离子布植的方式自该η-型层体32顶面与该沟渠33底部往该基部层213的方向植入例如硼(B)、镓(Ga)、铟(I η)等P型掺杂物，而形成一个植入区 34与一个袋状区212。该植入区34形成于该η-型层体32，该袋状区212形成于该η型层体31，且该η型层体31的主要载子浓度不小于该η-型层体32的主要载子浓度，故可借由调控该离子布植的浓度，使该植入区34为第二导电性，该袋状区212成第一导电性，且该袋状区212的主要载子浓度小于该η、η-型层体31、32的主要载子浓度。此外，由于该植入区34自该η-型层体32顶面往下形成，则该η_型层体32借由该植入区34界定为该植入区34及一层实体接触该植入区34下的第二部层215 ;该袋状区 212自该沟渠33底部，即邻近该第二部层215顶部的区域往下形成，则该η型层体31借由该袋状区212界定为该袋状区212及一个实体触该袋状区212的第一部层214。继续在沟渠33中其余未填满的区域沉积该以多晶硅等导电材料形成的导电块 232。配合参阅图2，再来，在包括该介电层231及该导电块232的栅极沟渠结构23周围与该植入区34顶部以离子布植的方式往该基部层213的方向形成该成第一导电性的源极区241。该源极区241将该植入区34界定为该源极区241及与该源极区241实体接触的井区22。
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最后，在该源极区241形成与该源极区241实体接触的接触插塞242，而制得该具有低栅/漏极间电容的沟渠式功率晶体管2。综上所述，本发明具有低栅/漏极间电容的沟渠式功率晶体管2借由该袋状区212 与该栅极沟渠结构23的介电层231实体接触，且其主要载子浓度小于该第一部层214、第二部层215主要载子浓度，可降低栅/漏极间电容，进而降低米勒效应产生的电容，以提高本发明该具有低栅/漏极间电容的沟渠式功率晶体管2的动作反应速度。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于包含一个漏极结构、 一个井区、一个栅极沟渠结构，以及一个源极结构，该漏极结构以半导体材料构成并包括一个成第一导电性的漏极区，及一个位于该漏极区中且主要载子浓度小于该漏极区的袋状区，该井区成相反于该第一导电性的第二导电性，并实体接触该漏极区，该栅极沟渠结构形成在该漏极区和该井区中且与该袋状区实体接触，并包括一块导电块，及一层将该导电块及该井区隔离的介电层，该源极结构包括一个成第一导电性且借该井区而与该漏极结构不相接触的源极区。
2.如权利要求I所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该漏极结构的袋状区成第一导电性。
3.如权利要求2所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该漏极结构的漏极区向上依序具有一层基部层、一层主要载子浓度不大于该基部层的第一部层，及一层主要载子浓度不大于该第一基部层的第二部层，该井区形成在该第二部层中，该栅极沟渠结构向下形成在该井区与该第二部层中。
4.如权利要求3所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该漏极结构的袋状区形成于该第一部层顶部。
5.如权利要求4所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该漏极结构的袋状区是以离子植入的方式形成。
6.如权利要求5所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该漏极结构的第一部层与第二部层是以磊晶的方式形成。
7.如权利要求6所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该栅极沟渠结构的导电块是以多晶硅为主要材料构成。
8.如权利要求7所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该源极结构还包括一个可导电且与该源极区实体接触而可对外电连接的接触插塞。
9.如权利要求8所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该第一导电性是η型半导体，该第二导电性是P型半导体。
10.如权利要求8所述的具有低栅/漏极间电容的沟渠式功率晶体管，其特征在于该第一导电性是P型半导体，该第二导电性是η型半导体。
全文摘要
本发明是有关于一种具有低栅/漏极间电容的沟渠式功率晶体管，包含漏极结构、井区、栅极沟渠结构，及源极结构，漏极结构包括成第一导电性的漏极区，及主要载子浓度小于漏极区且形成于漏极区中的袋状区，井区成第二导电性且形成于漏极区上，栅极沟渠结构形成于漏极区中且与袋状区实体接触，并包括导电块，及隔离井区与导电块的介电层，源极结构包括形成于井区上且成第一电性的源极区，本发明利用主要载子浓度低且与栅极结构接触的袋状区，降低栅/漏极间电容，以增加晶体管动作反应速度。
文档编号H01L29/36GK102593156SQ201110221750
公开日2012年7月18日 申请日期2011年7月29日 优先权日2011年1月13日
发明者吴孟韦, 徐守一, 林永发, 石逸群, 陈面国 申请人:茂达电子股份有限公司