专利名称：降低线边缘粗糙度的半导体结构的制造方法
技术领域：
本发明涉及半导体制作，且特别地涉及一种降低线边缘粗糙度(reduced line edge roughness, reduced LER)的半导体结构的制造方法。
背景技术：
一般来说，半导体组件的制作应用了微影技术。而微影技术通常由下述步骤所构成。首先，在半导体基板上的层叠薄膜层上形成阻剂材料，此阻剂材料可在曝光设备内经紫外光(ultra violet rays)所曝光。如此,可将光罩内的电路图案通过曝光方式而移转至此阻剂材料，接着显影此经过曝光的阻剂材料，接着用电浆蚀刻程序而形成所期望的电路图案。
电浆蚀刻设备由真空制程腔体、连结于真空制程腔体的气体供应单元、将腔体压力维持于特定值的真空单元、处理材料或半导体基板的电极、以及用于真空制程腔体内产生电浆的电浆产生装置所组成，其中蚀刻施行是利用通过喷淋板(shower plate)或相似物，通入制程气体通过电浆产生装置而至真空制程腔体内以产生电浆。
由于在半导体装置上使用阻剂以形成电路图案，因此在微影制程前后需维持阻剂的完整度，图案化阻剂电路图案内的任何裂缝(flaw)或结构缺失(structural defect)将无法消除，且在后续蚀刻制程中转移至下方膜层。
前述的结构缺失例如线边缘粗糙度(line edge roughness,LER)。线边缘粗糙度是在构件侧壁处的偏差情形，可能源自于图案化阻剂电路图案的线边缘粗糙度。制备构件内所出现的线边缘粗糙情形可能由于图案化阻剂电路图案在如电浆蚀刻制程时的毁损情形所造成结果，如图1内的经部分制造的半导体结构10所示。在此，半导体结构10包括硅基底20、介电层30与形成于介电层30上的图案化的阻剂层40。如图所示，蚀刻 时，电浆蚀刻剂(未显示)轰击介电层30露出的部分，不可避免地也轰击了图案化的阻剂层40的侧壁50处的相对柔软的阻剂材料。除了移除介电层30露出部份外，这些能量性与反应性的电浆元素可能改变了图案化的阻剂层40的材料特性，导致图案化的阻剂层40内的线边缘粗糙度60情形。因此，在电浆蚀刻程序后，图案化阻剂电路层40不具期望的线边缘粗糙度 60无法消除，且会转移至下方介电层30内，使得介电层30内，形成不具期望的线边缘粗糙度问题的电路图案，进而影响了包括上述形成于介电层30内电路图案的半导体装置的可靠度。
由于193奈米阻剂较如248奈米、365奈米较高波长用阻剂来说，具有更低的抗蚀刻性，上述的电浆效应对于193奈米阻剂可能更为严重。对于如157奈米的193奈米以下波长的阻剂，上述情形将更为严重。
此外，随着组件尺寸的缩减，线边缘粗糙度将影响实际尺寸并不利于组件的表现。 发明内容
有鉴于此，本发明提供了一种降低线边缘粗糙度的半导体结构的制造方法。
依据一实施例，本发明的一种降低线边缘粗糙度的半导体结构的制造方法，包括
提供组件层，其上具有图案化的阻剂层；以及施行电浆蚀刻程序，以形成图案化的组件层，其中该电浆蚀刻程序是在相对高操作频率的连续开启状态电压下，及具有脉波调整的相对低操作频率的开启-关闭状态电压下操作的。
为让本发明目的、特征及优点能更明显易懂，下文特举较佳实施例并配合所附的图式作详细说明。
图1为示意剖面图，显示了已知技术中的经部分制造的半导体装置，其具有线边缘粗糙度问题；
图2为流程图，显示了依据本发明一实施例的降低线边缘粗糙度的半导体结构的制造方法；
图3与图5为一系列示意剖面图，显示了如图2所示的低线边缘粗糙度问题的半导体结构的制造方法中的不同制作阶段；以及
第4a与4b图为示意图，显示了在如图2所示的降低线边缘粗糙度问题的半导体结构的制造方法中的电浆蚀刻程序中的电压脉波调整情形。
主要组件符号说明
10 半导体结构；
20 娃基底；
30 介电层；
40 图案化的阻剂层；
50 侧壁；
60 线边缘粗糙度；
S201、S203、S205、S207 步骤；
301 基底；
303 组件层；
3031 图案化的组件层；
305 图案化的阻剂层；
307 电浆蚀刻程序。
具体实施方式
图2为流程图，显示了依据本发明一实施例的降低线边缘粗糙度的半导体结构的制造方法。图3与图5为一系列示意剖面图，显示了如图2所示的降低线边缘粗糙度的半导体结构的制造方法中的不同制作阶段。
请参照图2与图3，此方法起使于步骤S201，提供具有组件层303以及形成于组件层303上用于形成电路图案的图案化的阻剂层305的基底301。基板301可包括如硅的半导体材料。组件层303可包括如半导体、金属或介电材料等通常应用于半导体组件内的材料。图案化的阻剂层305可包括用于如157奈米、193奈米、248奈米或365奈米微影制程的已知阻剂材料，其已经由微影程序(未显示)图案化。
请继续参照图2与图3，在步骤S203中，接着提供具有不同频率的至少两电源 (power supplies)的蚀刻机台(未显示)。所提供的电衆蚀刻机台例如为电感稱合电衆(inductively coupled plasma, ICP)蚀刻机台或电容f禹合电衆(capacitor coupled plasma)蚀刻机台，而上述具有不同频率的至少两电源可包括在如2MHz或13. 56MHz等频率下操作的电源。
请继续参照图2与图3，在步骤S205中，接着采用前述步骤S203中具有不同频率的至少两电源的蚀刻机台对图案化的阻剂层305露出的组件层303施行电浆蚀刻程序307。 电浆蚀刻程序307中所使用的制程气体(未显示)则与组件层303内使用材料有关，故不在此细述其可能的气体。如图4a所示，在一实施例中，在电浆蚀刻步骤S307中，上述电浆蚀刻机台内所具有不同频率的至少两电源中，具有相对高操作频率的电源是在如13. 56MHz 的较高频率下操作，且其是在连续开启状态电压(continuous on-stage voltage)下操作。 如图4b所示，同时在电浆蚀刻步骤S307，上述电浆蚀刻机台内所具有不同频率的至少两电源中，具有相对低操作频率的电源如2MHz频率下操作，且其是在脉波调整的开启-关闭状态电压(on-off stage voltage with pulsing moduation)下操作。请参照图 4b,此具有脉波调整的开启-关闭状态电压操作中的开启状态时间(on-time inverval)不少于10_6 秒，且在电浆蚀刻程序307中的具有相对低频率的此电源具有大于60%的功率比(duty ratios，定义为开启时间/整体制程时间)。
请参照图2与图5，在步骤S207中，在电浆蚀刻程序307后，便得到了部份制作的半导体结构，其具降低线边缘粗糙度的图案化的组件层303'以及形成于其上的图案化的阻剂层305。相较于利用相同电浆蚀刻机台所采用的所有不同频率的电源皆维持开启状态电压而施行相似电浆蚀刻制程所得到的相似于如图1所示的部分制造的半导体结构(未显示)，如图5所示的部分制造半导体结构内的图案化的阻剂层305与图案化的组件层303' 内的线边缘粗糙度皆已经降低。请参照图5，由于图案化的阻剂层305已具有经降低的线边缘粗糙度，因此图案化的阻剂层305内的电路图案可完美地转移至下方的组件层303中， 并在电浆蚀刻程序307后不会产生有任何的裂缝或结构缺失。因此，可在图案化的组件层 303'内形成具有经降低的线边缘粗糙度的电路图案，进而确保了此图案化的组件层303' 的半导体装置的可靠度。在一实施例中，利用上述方法可减少图案化的组件层303'内的线边缘粗糙度的3标准差(three sigma deviation)约30-40%。因此,可进而降低或甚至消除上述的线边缘粗糙度问题，且不会负面地影响所形成的半导体装置的组件表现。
接着，可移除图案化的阻剂层305，且可在图案化的组件层303'上施行其它后续制程，以在基板301上形成半导体装置。
实施例1 :
提供如图3所示的类似半导体装置。此半导体装置具有氧化硅层及形成于其上的图案化的阻剂层。此图案化的阻剂层具有约40奈米的宽度。接着利用电感耦合电浆蚀刻机台并使用包括CHF3、氧气与氩气的蚀刻气体以施行电浆蚀刻而蚀刻上述氧化硅层。此电感耦合电浆蚀刻机台包括同时在频率为13. 56MHz与2MHz下操作的两电源，而此电浆蚀刻机台内的操作频率为13. 56MHz的电源在上述电浆蚀刻时是在连续开启状态电压下操作， 而此电浆蚀刻机台内的操作频率为2MHz的电源在上述电浆蚀刻时是在具有脉波调整的开启-关闭状态电压下操作。上述具有脉波调整的开启-关闭状态电压下操作内的每一开启状态时间不少于10_6秒，而在此电浆蚀刻中，上述具有相对低频率的电源具有大于80% 的功率比。在此电浆蚀刻后，移除图案化的阻剂层并得到线宽约为40奈米的图案化氧化硅层，经量测，此图案化氧化硅层的线边缘粗糙度的三标准差约为1. 73-1. 75奈米。
比较例1:
提供如图3所示的类似半导体装置。此半导体装置具有氧化硅层及形成于其上的图案化的阻剂层。此图案化的阻剂层具有约40奈米的宽度。接着利用电感耦合电浆蚀刻机台并使用包括CHF3、氧气与氩气的蚀刻气体以施行电浆蚀刻而蚀刻上述氧化硅层。此电感耦合电浆蚀刻机台包括同时在频率为13. 56MHz与2MHz下操作的两电源，而此电浆蚀刻机台内的操作频率为13. 56MHz与2MHz的两电源在上述电浆蚀刻时皆在连续开启状态电压下操作。在此电浆蚀刻后，移除图案化的阻剂层并得到线宽约为40奈米的图案化氧化硅层， 经量测，此图案化氧化硅层的线边缘粗糙度的三标准差约为2. 76-2. 83奈米。
表一
权利要求
1.一种降低线边缘粗糙度的半导体结构的制造方法，包括提供组件层，其上形成图案化的阻剂层；以及施行电浆蚀刻程序，图案化具有所述图案化的阻剂层于其上的所述组件层，以形成图案化的组件层，其特征在于所述电浆蚀刻程序是在相对高操作频率的连续开启状态电压下，以及具有脉波调整的相对低操作频率的开启-关闭状态电压下操作的。
2.根据权利要求1所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述电浆蚀刻程序是由具有不同频率的至少两电源的蚀刻机台所施行，具有相对高操作频率的电源提供相对高操作频率的所述连续开启状态电压，具有相对低操作频率的电源提供了具有脉波调整的相对低操作频率的所述开启-关闭状态电压。
3.根据权利要求2所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述具有不同频率的至少两电源中具有相对高操作频率的所述电源是在13. 56MHz的频率下操作。
4.根据权利要求2所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述具有不同频率的至少两电源中具有相对低操作频率的所述电源是在2MHz的频率下操作。
5.根据权利要求1所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述组件层包括半导体、介电或金属材料。
6.根据权利要求1所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述开启-关闭状态电压下操作内的开启状态时间不少于10_6秒。
7.根据权利要求2所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述蚀刻机台为电感耦合蚀刻机台或电容耦合蚀刻机台。
8.根据权利要求2所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述具有不同频率的至少两电源中具有相对低操作频率的所述电源具有大于60%的功率比。
9.根据权利要求1所述的降低线边缘粗糙度的半导体结构的制造方法，其特征在于所述图案化的组件层的线边缘粗糙度的三标准差可因而降低。
10.根据权利要求1所述的降低线边缘粗糙度的半导体结构的制造方法，在形成所述图案化的组件层后，还包括移除所述图案化的阻剂层。
全文摘要
一种降低线边缘粗糙度的半导体结构的制造方法，包括提供组件层，其上具有图案化的阻剂层；施行电浆蚀刻程序，以形成图案化的组件层，其中该电浆蚀刻程序是在相对高操作频率的连续开启状态电压下，及具有脉波调整的相对低操作频率的开启-关闭状态电压下操作的。
文档编号H01L21/027GK103021819SQ20111035912
公开日2013年4月3日 申请日期2011年11月14日 优先权日2011年9月23日
发明者吴常明, 陈逸男, 刘献文 申请人:南亚科技股份有限公司