一种纳米量子点浮栅的制备方法
【专利摘要】本发明涉及一种纳米量子点浮栅的制备方法。所述包括以下步骤：提供半导体衬底；在所述半导体衬底上形成隧穿介质层；在所述隧穿介质层上形成第一牺牲层、第二牺牲层和第三牺牲层；蚀刻所述第一牺牲层、第二牺牲层和第三牺牲层以形成沟槽，并露出所述隧穿介质层；在所述沟槽内隧穿介质层表面和所述第一牺牲层表面上沉积纳米量子点；沉积介电质层，以覆盖所述的纳米量子点；执行平坦化步骤，去除所述第一牺牲层以及位于所述第一牺牲层上的所述介电质层和所述纳米量子点，露出所述的第二牺牲层；沉积控制栅材料层；执行另一平坦化步骤，去除所述第二牺牲层上的所述控制栅材料层。所述方法更加容易控制，更高效的制备存储特性优异的纳米硅量子点。
【专利说明】一种纳米量子点浮栅的制备方法
【技术领域】
[0001]本发明涉及半导体存储器件，具体地，本发明涉及一种纳米量子点浮栅的制备方法。
【背景技术】
[0002]随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非挥发性存储器由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flash memory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。
[0003]浮栅结构存储器是重要的闪存器件中的一种，是目前被大量使用和普遍认可的主流存储器类型，广泛的应用于电子和计算机行业。常规浮栅结构是首先在衬底上形成一层隧穿氧化层、浮置栅极以及ONO (氧化物-氮化物-氧化物的结构绝缘隔离层)和一层控制栅极，并在衬底两侧分别形成源/漏区，但是随着半导体工艺的发展和技术节点的缩小，由于栅氧化层厚度过大，导致很高的能耗，同时也影响了器件的可缩小性，限制了浮栅存储器的发展。
[0004]随着特征尺寸进入纳米级，减小存储单元的尺寸的同时提高存储数据写入、读取、擦除和保持性能，成为目前浮栅存储器发展的方向，基于现有非易失存储器提出了纳米晶浮栅结构非易失存储器，利用纳米晶颗粒作为电荷存储介质，每一个纳米晶颗粒与周围介质绝缘，只能存储少量几个电子，基本实现了分立电荷存储，降低了隧穿介质层上由于缺陷形成致命的放电通道危害，使电荷保持特性更加稳定，纳米晶浮栅结构对存储器的性能起着至关重要的决定作用。
[0005]现有技术中制备纳米硅量子点浮栅结构的方法如图la-g所示，首先提供半导体衬底101，所述的半导体衬底为P型，在所述半导体衬底101上生长一层隧穿介质层102，该隧穿介质层可以为二氧化硅，然后在所述的隧穿介质层102上沉积半导体硅量子点103，得到如图1a所示图案，然后在所述的半导体的量子点103和隧穿介质层102上沉积介电质层104，如图1b所示，其中所述的介电质可以为SiN，所述的介电质层104和所述的半导体量子点103形成量子点的浮栅结构，在所述的浮栅结构上沉积控制栅层105，如图1c所示，所述控制栅为硅或多晶硅层，在所述的控制栅105上形成掩膜层106，如图1d所示，以所述的图案掩膜层106为模板对所述的浮栅结构和控制栅层105进行蚀刻，一直蚀刻到所述的隧穿介质层102(即SiO2层)，蚀刻去除所述的掩膜层106，得到如图1f所示的图形，最后在栅极两侧的注入源漏已形成源漏区，得到如图1g所示的图形，制备得到的所述的半导体量子点浮栅结构，但是在蚀刻所述的半导体硅量子点103 (多晶硅)、介电质层104 (SiN层)的过程中，由于所选用的材料不同，控制起来非常困难，单独半导体硅量子点103时，半导体硅量子点103 (多晶硅)和所述的隧穿介质层102 (即SiO2层)之间可以具有较高的选择率，单独蚀刻介电质层104 (SiN层)时，所述介电质层104 (SiN层)和所述的隧穿介质层102(即SiO2层)之间也可以具有较高的选择率，但是没有方法可以保证多晶硅和SiO2层之间以及SiN和SiO2之间同时具有很高的选择率，因此，现有技术中蚀刻方法通常是首先以掩膜层106为模板进行蚀刻将图案转移到所述的控制栅层105 (硅或多晶硅)，蚀刻过程中由于较低的蚀刻选择率，通常会部分的蚀刻掉浮栅结构，如图1e所示，具体地，所述步骤蚀刻去除了部分介电质层104 (SiN层)和半导体硅量子点103 (多晶硅)，然后先蚀刻去除栅两侧所述的半导体硅量子点103，如图1f所示，再去除所述的介电层104 (SiN层)，因此在蚀刻去除量子点和介电质时分两步进行，并没有方法可以一次去除而不破坏隧穿介质层102(SiO2层)，在该蚀刻过程中不仅步骤繁琐，而且非常难以控制，使得生效效率很低而且产品质量也无法保证，因此在制备半导体量子点的浮栅机构中，如何能在晶圆基片上大面积制备出尺寸均一、密度可控、存储特性优异的纳米硅量子点晶粒阵列是关键技术之一，是目前所要解决的问题。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了解决现有技术中制备纳米硅量子点时存在步骤繁琐且不易控制的问题，本发明提供了一种纳米量子点浮栅的制备方法，所述方法包括以下步骤:
[0008]提供半导体衬底；
[0009]在所述半导体衬底上形成隧穿介质层；
[0010]在所述隧穿介质层上形成第一牺牲层、第二牺牲层和第三牺牲层；
[0011]蚀刻所述第一牺牲层、第二牺牲层和第三牺牲层以形成沟槽，并露出所述隧穿介质层；
[0012]在所述沟槽内隧穿介质层表面和所述第一牺牲层表面上沉积纳米量子点；
[0013]沉积介电质层，以覆盖所述的纳米量子点；
[0014]执行平坦化步骤，去除所述第一牺牲层以及位于所述第一牺牲层上的所述介电质层和所述纳米量子点，露出所述的第二牺牲层；
[0015]沉积控制栅材料层；
[0016]执行另一平坦化步骤，去除所述第二牺牲层上的所述控制栅材料层。
[0017]作为优选，所述隧穿介质层为SiO2层。
[0018]作为优选，所述第一牺牲层为不定型碳层，所述第二牺牲层为平坦化阻挡层，所述第三牺牲层为氧化物层。
[0019]作为优选，所述第三牺牲层为SiO2层。
[0020]作为优选,所述纳米量子点为娃量子点或多晶娃量子点。
[0021]作为优选，所述介电质层为SiN层或氧化物层。
[0022]作为优选，所述介电质层的沉积方法为低温磁控溅射法。
[0023]作为优选，所述平坦化步骤采用化学机械研磨法。
[0024]作为优选，所述方法还包括蚀刻去除剩余的所述第二牺牲层和第三牺牲层，形成控制栅堆结构的步骤，进一步地，所述方法还包括在所述控制栅堆结构的两侧进行源漏注入，形成源漏区。
[0025]本发明首先设置3层掩膜牺牲层，然后对所述的牺牲层进行蚀刻在衬底的中间形成沟槽，然后在所述的沟槽内沉积纳米量子点，而不是在整个硅衬底的表面沉积，沉积量子点后进一步制备浮栅结构，最后去掉栅极两侧的牺牲层，从而避免了在整个硅衬底的表面沉积纳米量子点和介电质，而不容易去除的问题，本发明通过巧妙构思使制备过程更加容易控制，效率也进一步提高。
【专利附图】
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0027]图la-g为现有技术中制备纳米硅量子点浮栅的过程示意图；
[0028]图2为本发明制备纳米硅量子点浮栅的方法流程图；
[0029]图3a_j为本发明制备制备纳米硅量子点浮栅的过程示意图。
【具体实施方式】
[0030]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0031]本发明提供一种纳米硅量子点浮栅的制作方法。图2为根据本发明一个实施方式来制作纳米硅量子点浮栅的工艺流程图，图3a_3j为根据本发明一个实施方式来制作纳米硅量子点浮栅工艺过程中各步骤所获得的器件的剖视图。下面将结合图2和图3a_3j对本发明的制作方法进行详细描述。
[0032]执行步骤201，提供半导体衬底301，并在所述半导体衬底201上沉积一层隧穿介质层302 ；
[0033]具体地，所述半导体衬底301可以选用P型，在所述半导体衬底201上沉积一层隧穿介质层302，如图3a所示，所述隧穿介质层202为隧穿氧化层，在本发明中优选SiO2层作为隧穿氧化层，所述隧穿氧化层的厚度可以为l_20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。在该步骤中作为一种【具体实施方式】，沉积所述SiO2层时可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。
[0034]执行步骤202，在所述隧穿介质层上形成第一牺牲层205、第二牺牲层204和第三牺牲层203:
[0035]具体地，在所述隧穿介质层202上面沉积第一牺牲层205、第二牺牲层204和第三牺牲层203，形成掩膜叠层，如图3b所示，其中位于最上层第一牺牲层205可以为氧化层，以便在所述氧化层的表面上沉积所述的纳米硅量子点，在本发明中优选为SiO2层；位于中间的第二牺牲层204选择硬掩膜，作为接下来平坦化步骤的阻挡层，在平坦化过程中可以起到保护作用；位于最底层的第三牺牲层203可以选择和下面的隧穿介质层202具有较大选择率的材料，例如在本发明的【具体实施方式】中，所述的隧穿介质层202选用SiO2，那么相应的所述的第三牺牲层203优选不定型碳，可以更容易的去除第三牺牲层203而不会影响SiO2 层。
[0036]执行步骤203，蚀刻所述掩膜叠层第一牺牲层205、第二牺牲层204和第三牺牲层203以形成沟槽，并露出所述隧穿介质层；
[0037]具体地，对所述的掩膜叠层进行蚀刻，在整个掩膜叠层的中部形成沟槽209，如图3c所示，所述的蚀刻过程可以分为几个步骤进行，可以选择现有技术中常用的蚀刻方法，只要能够蚀刻露出所述的隧穿介质SiO2层即可，例如，在本发明中首先在所述第一牺牲层205上沉积光阻层，图案化所述光阻层以露出所述的第一牺牲层205，以所述的光阻层为掩膜，采用干法刻蚀或湿法蚀刻去除所述露出的牺牲层至隧穿介质SiO2层，形成所述的沟槽209，最后去除第一牺牲层205上的光阻层。
[0038]执行步骤204，在所述沟槽内隧穿介质层表面和所述第一牺牲层表面上沉积纳米量子点206 ；
[0039]具体地，在所述沟槽209上的隧穿介质层202上面和第一牺牲层205上均沉积纳米量子点206得到如图3d所示图案，所述的纳米量子点可以选用金属纳米晶、化合物纳米晶、半导体纳米晶或异质复合纳米晶，在本发明中优选半导体纳米晶，包括硅、多晶硅或Ge，进一步，所述纳米量子点206可以选用纳米硅量子点，所述量子点的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
[0040]执行步骤205，沉积介电质层207，以覆盖所述的纳米量子点206 ；
[0041]具体地，在所述的纳米量子点206的上方沉积介电质层207，以完全覆盖所述的纳米量子点206并在沟槽209内形成掩膜叠层侧壁，如图3e所示，作为优选，所述的介电质层207可以选择SiN或者氧化物，进一步，所述氧化物可以为SiO2材料，此外，所述介电质层207的沉积方法可以选用现有技术中常用的沉积方法，在本发明中优选低温磁控溅射法。
[0042]执行步骤206，执行平坦化步骤，去除所述第一牺牲层205以及位于所述第一牺牲层上的所述介电质层207和所述纳米量子点206，露出所述的第二牺牲层204 ；
[0043]具体地，平坦化所述图案，去除第二牺牲层204上方的第一牺牲层205、纳米量子点206和介电质层207，露出作为平坦化阻挡层的第二牺牲层204，如图3f所示，所述平坦化步骤不破坏所述沟槽内介电层以及掩膜叠层侧壁，作为优选，所述平坦化方法可以选用化学机械研磨法。
[0044]执行步骤207，沉积控制栅材料层208 ；
[0045]具体地，在所述沟槽内以及第二牺牲层204的表面沉积控制栅材料层208，如图3g所示，所述的控制栅材料层208可以为硅或多晶硅层，作为优选，所述控制栅材料层208的厚度可以为l_50nm，作为优选，本发明中优选多晶硅层，所述多晶硅层可以选用化学气相沉积方法制备，在本发明中的一种【具体实施方式】中，将反应气体氢气(H2)携带的四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)和二氯氢硅(SiH2Cl2)等中的至少一种进入反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子所述沟槽内以及第二牺牲层204的表面沉积生长。
[0046]执行步骤208，执行另一平坦化步骤，去除所述第二牺牲层204上的所述控制栅材料层。[0047]具体地，执行平坦化步骤，去除第二牺牲层204上方的控制栅材料层，得到如图3h所示的图案，在该步骤中可以去除部分第二牺牲层204，但不能完全除去作为平坦化阻挡层的第二牺牲层204，以保证在所述的沟槽209内形成控制栅堆结构。
[0048]执行步骤209，蚀刻去除所述剩余的掩膜叠层，并形成源漏区；
[0049]具体地，去除剩余的第二牺牲层204和第三牺牲层203，以露出所述的隧穿介质层202，如图3i所示，接着在栅堆结构的两侧进行源漏注入，形成有效的源漏区，如图3j所示，作为优选，所述源漏区可以为重掺杂源漏区。
[0050]本发明首先设置3层掩膜牺牲层，然后对所述的牺牲层进行蚀刻在衬底的中间形成沟槽，然后在所述的沟槽内以及牺牲层的表面沉积纳米量子点，而不是在整个硅衬底的表面沉积，沉积量子点后进一步制备浮栅结构，最后去掉栅极两侧的牺牲层，露出隧穿SiO2层，从而避免了在整个硅衬底的表面沉积纳米量子点和介电质，而不容易去除的问题，本发明通过巧妙构思使制备过程更加容易控制，效率也进一步提高。
[0051]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种纳米量子点浮栅的制备方法，包括以下步骤: 提供半导体衬底； 在所述半导体衬底上形成隧穿介质层； 在所述隧穿介质层上形成第一牺牲层、第二牺牲层和第三牺牲层； 蚀刻所述第一牺牲层、第二牺牲层和第三牺牲层以形成沟槽，并露出所述隧穿介质层； 在所述沟槽内隧穿介质层表面和所述第一牺牲层表面上沉积纳米量子点； 沉积介电质层，以覆盖所述的纳米量子点； 执行平坦化步骤，去除所述第一牺牲层以及位于所述第一牺牲层上的所述介电质层和所述纳米量子点，露出所述的第二牺牲层； 沉积控制栅材料层； 执行另一平坦化步骤，去除所述第二牺牲层上的所述控制栅材料层。
2.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述隧穿介质层为SiO2层。
3.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述第一牺牲层为不定型碳层，所述第二牺牲层为平坦化阻挡层，所述第三牺牲层为氧化物层。
4.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述第三牺牲层为SiO2层。
5.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述纳米量子点为娃量子点或多晶娃量子点。
6.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述介电质层为SiN层或氧化物层。
7.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述介电质层的沉积方法为低温磁控溅射法。
8.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述平坦化步骤采用化学机械研磨法。
9.根据权利要求1所述的纳米量子点浮栅的制备方法，其特征在于，所述方法还包括蚀刻去除剩余的所述第二牺牲层和第三牺牲层，形成控制栅堆结构的步骤。
10.根据权利要求9所述的纳米量子点浮栅的制备方法，其特征在于，所述方法还包括在所述控制栅堆结构的两侧进行源漏注入，形成源漏区。
【文档编号】H01L21/28GK103515206SQ201210203458
【公开日】2014年1月15日 申请日期:2012年6月19日 优先权日:2012年6月19日
【发明者】隋运奇, 何其旸 申请人:中芯国际集成电路制造(上海)有限公司