专利名称：半导体器件及其制造方法
半导体器件及其制造方法
相关申请的交叉引用
本申请要求2011年9月6日提交的申请号为10-2011-0089992的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域
示例性实施例总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括导电图案的半导体器件及其制造方法。
背景技术：
为了高度地集成半导体器件，减小图案中的线宽和图案之间的间隔宽度以在有限的面积上形成更多的图案。光刻工艺因其在进一步地减小图案的线宽和图案之间的间隔宽度方面的有限的分辨率而在形成图案方面具有很多限制。
为了用比光刻工艺的分辨率极限大的细线宽来形成细图案，在通过重叠图案来形成细图案的情况下和在使用间隔件图案化技术来形成细图案的情况下，使用双图案技术。
半导体器件包括多个金属线和与金属线耦接的多个接触焊盘。因此，需要用于在窄的区域中有效地布置多个金属线和多个接触焊盘的布局方案。发明内容
示例性实施例涉及一种有效地布置有多个导线和多个接触焊盘的半导体器件及其制造方法。
根据本发明的一方面，一种半导体器件包括至少4个导线组，所述至少4个导线组被平行布置在一个存储器单元块之上，并且每组被配置成包括导线；第一接触焊盘，所述第一接触焊盘可以在第一方向上与4个导线组中的两个导线组的导线的各个端部耦接；以及第二接触焊盘，所述第二接触焊盘可以在与第一方向相反的第二方向上与4个导线组中的其余两个导线组的导线的各个端部耦接。
根据本发明的另一方面，一种半导体器件包括第一至第八导线组，所述第一至第八导线组被平行布置在一个存储器单元块之上并且每个都被配置成包括导线；第一接触焊盘，所述第一接触焊盘在第一方向上和分别与第一、第二、第五以及第六导线组相对应的第一、第二、第五以及第六导线的各个端部耦接；以及第二接触焊盘，所述第二接触焊盘在与第一方向相反的第二方向上和分别与第三、第四、第七以及第八导线组相对应的第三、第四、第七以及第八导线的各个端部耦接。
根据本发明的另一方面，一种半导体器件包括第一、第二、第五以及第六导线组， 所述第一、第二、第五以及第六导线组被形成在一个存储器单元块区之上以及在存储器单元块区的一侧的第一接触焊盘区之上；第三、第四、第七以及第八导线组，所述第三、第四、 第七以及第八导线组被形成在存储器单元块区之上以及在存储器单元块区的另一侧的第二接触焊盘区之上；第一接触焊盘，所述第一接触焊盘在第一接触焊盘区域之上与包括在第一、第二、第五以及第六导线组中的第一、第二、第五以及第六导线的各个端部耦接；以及第二接触焊盘，所述第二接触焊盘在第二接触焊盘区域之上与包括在第三、第四、第七以及第八导线组中的第三、第四、第七以及第八导线的各个端部耦接。第一、第二、第五以及第六导线和第三、第四、第七以及第八导线沿与相邻导线组的相反方向延伸和布置，并且第一至第八导线组的第一至第八导线沿与相邻导线组的相反方向延伸和布置，使得第一接触焊盘不彼此重叠，并且第二接触焊盘不彼此重叠。
根据本发明的另一方面，一种制造半导体器件的方法包括以下步骤在形成有底层结构的半导体衬底之上形成导电层和硬掩模层；在所述硬掩模层上平行形成多个光致抗蚀剂图案，其中，所述光致抗蚀剂图案被划分成第一至第八组，第一、第二、第五以及第六组的光致抗蚀剂图案沿第一方向延伸，并且第三、第四、第七以及第八组的光致抗蚀剂图案沿与所述第一方向相反的第二方向延伸；在所述光致抗蚀剂图案的侧壁上形成间隔件；去除所述光致抗蚀剂图案；形成接触掩模以包围沿第一方向和第二方向延伸的间隔件之中的将要形成接触焊盘的区域上的间隔件；使用所述间隔件和所述接触掩模作为刻蚀掩模来将所述硬掩模层图案化；以及通过使用图案化的硬掩模层将所述导电层图案化，来形成多个导线和与所述导线耦接的多个接触焊盘。
图I是根据本发明的一个实施例的半导体器件的布局图；以及
图2至图13是用于说明根据本发明的一个实施例的半导体器件及其制造方法的平面图和截面图。
具体实施方式
在下文中，将参照附图详细地描述本发明的一些示例性实施例。提供附图是为了允许本领域的技术人员理解本发明的不同实施例的范围。
在本发明的实施例中，以制造包括源极和漏极选择线、2个传输晶体管栅极线以及 64个单元栅极线的半导体器件的方法作为一个实例来展开描述。
图I是根据本发明的一个实施例的半导体器件的布局图。所述半导体器件包括第一接触焊盘区100、存储器单元块区200、第二接触焊盘区300以及外围区400。
存储器单元块区200是形成一个存储器单元块的区域。外围区400可以是包括用于将存储器单元块区200中的存储器单元块的栅极线和全局线耦接的传输晶体管的X译码器区。
图2是示出图I所示的第一接触焊盘区100、存储器单元块区200以及第二接触焊盘区300的平面图。
参见图2，在包括存储器单元块区200和位于存储器单元块区200两侧的第一接触焊盘区100和第二接触焊盘区300的半导体衬底上，形成第一光致抗蚀剂图案432和第二光致抗蚀剂图案431。在存储器单元块区200之上形成平行于字线方向的第一光致抗蚀剂图案432。形成在存储器单元块区200中的第一光致抗蚀剂图案432延伸到第一接触焊盘区100和第二接触焊盘区300中。形成了每个都具有例如矩形形状的第二光致抗蚀剂图案 431，且第二光致抗蚀剂图案431与第一光致抗蚀剂图案432的端部耦接。
形成在第一接触焊盘区100和第二接触焊盘区300中的第一光致抗蚀剂图案432 和第二光致抗蚀剂图案431分为8个组Gl至G8。在本说明书中，将36个光致抗蚀剂图案 432布置成8个组Gl至G8。组Gl至G8分别包括以下数目个第一光致抗蚀剂图案432 :6、 4、4、4、4、4、4和6。将与8个组Gl至G8中的36个第一光致抗蚀剂图案432中的每个耦接的第二光致抗蚀剂图案431划分为一个组。在第一接触焊盘区100中形成与第一组G1、第二组G2、第五组G5以及第六组G6相对应的第二光致抗蚀剂图案431，并且在第二接触焊盘区300中形成与第三组G3、第四组G4、第七组G7以及第八组G8相对应的第二光致抗蚀剂图案431。针对第一组Gl形成的第二光致抗蚀剂图案431与针对第二组G2形成的第二光致抗蚀剂图案431沿相反的方向延伸。相似地，针对第五组G5形成的第二光致抗蚀剂图案 431与针对第六组G6形成的第二光致抗蚀剂图案431沿相反的方向延伸。此外，针对第三组G3形成的第二光致抗蚀剂图案431与针对第四组G4形成的第二光致抗蚀剂图案431沿相反的方向延伸。相似地，针对第七组G7形成的第二光致抗蚀剂图案431与针对第八组G8 形成的第二光致抗蚀剂图案431沿相反的方向延伸。此外，布置第二组G2的第二光致抗蚀剂图案431和第五组G5的第二光致抗蚀剂图案431，使得它们不彼此重叠。此外，布置第四组G4的第二光致抗蚀剂图案431和第七组G7的第二光致抗蚀剂图案431，使得它们不彼此重叠。
设置在存储器单元块区200的最外面的第一光致抗蚀剂图案432是用于与漏极选择线DSL和源极选择线SSL耦接的金属线的图案。设置在存储器单元块区200的最外面的第一光致抗蚀剂图案432可以比其余的光致抗蚀剂图案厚。
图3是沿图2的线A-A’和线B_B’截取的截面图。
参见图3，将用于金属线的导电层410和硬掩模层420层叠在形成有诸如源极选择线SSL和漏极选择线DSL、2个传输晶体管栅极线以及64个栅极线的底层结构的半导体衬底401的存储器单元块区200中。硬掩模层420可以由第一硬掩模层421和第二硬掩模层 422形成。
在形成于存储器单元块区200之上的线B-B’中的硬掩模层420上形成第一光致抗蚀剂图案432，并且在形成于第一和第二接触焊盘区域300之上的线A-A’中的硬掩模层 420上形成第二光致抗蚀剂图案431。
参见图4，在形成有第一光致抗蚀剂图案432和第二光致抗蚀剂图案431的半导体衬底的整个表面上形成间隔件层440。
参见图5，通过执行干法刻蚀工艺来形成第一间隔件440A和第二间隔件440B，使得间隔件层保留在第一光致抗蚀剂图案432和第二光致抗蚀剂图案431的侧壁上。用缓冲层445来填充第一间隔件440A之间的空间和第二间隔件440B之间的空间。
参见图6和图7，通过刻蚀工艺来去除第一光致抗蚀剂图案和第二光致抗蚀剂图案以及缓冲层。可以执行刻蚀工艺，使得形成在漏极选择线和源极选择线中的光致抗蚀剂图案可以不被去除。
可以将第一间隔件440A设置在第二间隔件440B的端部的垂直方向上，使得第一间隔件440A的端部互连。
参见图8和图9，形成焊盘掩模450以包围形成在第一焊盘区100和第二焊盘区 200上的第一间隔件440A。
参见图10，执行使用切口掩模(cut mask)的刻蚀工艺以使在每组内互连的第二间隔件432彼此分开。
参见图11，经由使用第一间隔件和第二间隔件作为刻蚀掩模的刻蚀工艺将第一硬掩模层421a和第二硬掩模层422a图案化，来形成硬掩模图案420a。
参见图12，经由使用硬掩模图案的刻蚀工艺将导电层图案化，来形成多个导线 410B和与各个导线耦接的多个接触焊盘410A。
图13是根据本发明的一个实施例的半导体器件的平面图。
参见图13，半导体器件包括形成在存储器单元块区200上的多个平行导线410B。 根据布置的顺序将所述多个平行导线410B限定为8个导线组Gl至G8。在本说明书中，描述了形成2个选择线(源极选择线和漏极选择线)、2个传输晶体管栅极线以及64个单元栅极线的实例。因此，形成总共68个平行导线410B。设置在形成有各个选择线和各个传输晶体管栅极线的区域上的第一导线组和第八导线组每个都包括10个导线410B，而其余的第二导线组至第七导线组每个都包括8个导线410B。
S卩，第一导线组Gl包括多个第一导线。第二导线组G2包括多个第二导线。第三导线组G3包括多个第三导线。第四导线组G4包括多个第四导线。第五导线组G5包括多个第五导线。第六导线组G6包括多个第六导线。第七导线组G7包括多个第七导线。第八导线组G8包括多个第八导线。
此外，第一导线组G1、第二导线组G2、第五导线组G5以及第六导线组G6的导线延伸到位于存储器单元块区200 —侧的第一接触焊盘区100中。第三导线组G3、第四导线组 G4、第七导线组G7以及第八导线组G8的导线延伸到位于存储器单元块区200另一侧的第二接触焊盘区300中。
此外，形成延伸到第一接触焊盘区100和第二接触焊盘区200中的第一导线组Gl 至第八导线组G8的导线的端部，使得它们垂直地延伸。延伸到第一接触焊盘区100中的第一导线组Gl的导线和第二导线组G2的导线是弯曲的并且沿相反的方向延伸，使得它们不彼此重叠。第五导线组G5的导线和第六导线组G6的导线是弯曲的，并沿相反的方向延伸， 使得它们不彼此重叠。此外，延伸到第二接触焊盘区300的第三导线组G3的导线和第四导线组G4的导线是弯曲的并且沿相反的方向延伸，使得它们不彼此重叠。第七导线组G7的导线和第八导线组G8的导线是弯曲的并且沿相反的方向延伸，使得它们不彼此重叠。
此外，接触焊盘与每个组的导线的各个端部耦接。即，第一接触焊盘CPl与第一导线组G1、第二导线组G2、第五导线组G5以及第六导线组G6的导线的端部耦接。第二接触焊盘CP2与第三导线组G3、第四导线组G4、第七导线组G7以及第八导线组G8的导线的各个端部f禹接。
此外，一组的接触焊盘形成两两一对，布置一组的接触焊盘对与面对该组的另一组的接触焊盘对，使得与第二导线组G2的导线和第五导线组G5的导线的端部耦接的接触焊盘弯曲并沿它们彼此相对的方向延伸，不相互重叠。
此外，一组的接触焊盘形成两两一对，布置一组的接触焊盘对与面对该组的另一组的接触焊盘对，使得与第四导线组G4的导线和第七导线组G7的导线的端部耦接的接触焊盘弯曲并沿它们彼此相对的方向延伸，不相互重叠。
如上所述，本发明的半导体器件包括延伸到存储器单元块区的两侧的接触焊盘区，并且导线被划分在两个接触焊盘区内然后延伸。因此，可以保证布置接触焊盘的面积。 此外，彼此相邻的导线组在相反方向上弯曲，在导线组中形成接触焊盘，以及将接触焊盘交替布置成彼此面对的组。因此，因为优化了接触焊盘的布置，所以可以减小接触焊盘所占据的面积。
形成在第一接触焊盘区域100和第二接触焊盘区域300中的第一接触焊盘CPl和第二接触焊盘CP2是要与形成在图I的外围区400中的X译码器的传输晶体管相耦接的接触焊盘。
在本说明书中，尽管已经描述了将导线划分成8个组的实例，但是可以通过考虑接触焊盘的尺寸而将导线划分成16个组。在这种情况下，如果如上述那样布置接触焊盘， 则可以进一步减小接触焊盘占据的面积。
根据本发明的各种实施例，可以将多个导线划分成多个组，相邻组沿相反的方向延伸并与接触焊盘耦接，以及彼此面对的组的接触焊盘被布置成避免重叠。因此，因为提高了接触焊盘的集成度，所以可以减小接触焊盘占据的面积。组的数目并非限于上述那些数目。
权利要求
1.一种半导体器件,包括 至少4个导线组，所述至少4个导线组被平行布置在一个存储器单元块之上，并且每个导线组被配置成包括导线； 第一接触焊盘，所述第一接触焊盘在第一方向上与所述4个导线组中的两个导线组的导线的各个端部耦接；以及 第二接触焊盘，所述第二接触焊盘在与所述第一方向相反的第二方向上与所述4个导线组中的其余两个导线组的导线的各个端部耦接。
2.如权利要求I所述的半导体器件，其中，所述第一接触焊盘和所述第二接触焊盘与设置在外围区中的X译码器耦接。
3.如权利要求I所述的半导体器件，其中 所述4个导线组中的奇数编号的导线组沿所述第一方向延伸，以及 所述4个导线组中的偶数编号的导线组沿所述第二方向延伸。
4.如权利要求I所述的半导体器件，其中 所述4个导线组中的奇数编号的导线组延伸到位于所述存储器单元块区的所述第一方向上的第一接触焊盘区中，以及 所述4个导线组中的偶数编号的导线组延伸到位于所述存储器单元块区的所述第二方向上的第二接触焊盘区中。
5.如权利要求I所述的半导体器件，其中，所述4个导线组中的导线的端部相对于非端部垂直延伸。
6.如权利要求I所述的半导体器件，其中，所述导线是存储器単元块的栅极线。
7.一种半导体器件，包括 第一至第八导线组，所述第一至第八导线组被平行布置在一个存储器单元块之上，并且每个导线组被配置成包括导线； 第一接触焊盘，所述第一接触焊盘在第一方向上和分别与第一、第二、第五、第六导线组相对应的第一、第二、第五以及第六导线的各个端部耦接；以及 第二接触焊盘，所述第二接触焊盘在与所述第一方向相反的第二方向上和分别与第三、第四、第七以及第八导线组相对应的第三、第四、第七以及第八导线的各个端部耦接。
8.如权利要求7所述的半导体器件，其中 所述第一、第二、第五以及第六导线组的第一、第二、第五以及第六导线延伸到位于所述存储器单元块区的所述第一方向上的第一接触焊盘区中，以及 所述第三、第四、第七以及第八导线组的第三、第四、第七以及第八导线延伸到位于所述存储器单元块区的所述第二方向上的第二接触焊盘区中。
9.如权利要求8所述的半导体器件，其中，延伸到所述第一接触焊盘区的所述第一、第ニ、第五以及第六导线组的第一、第二、第五、以及第六导线的端部相对于非端部垂直延伸。
10.如权利要求9所述的半导体器件，其中 所述第一导线组的第一导线的端部和所述第二导线组的第二导线的端部沿相反的方向延伸，使得所述第一导线和所述第二导线不彼此重叠，以及 所述第五导线组的第五导线的端部和所述第六导线组的第六导线的端部沿相反的方向延伸，使得所述第五导线和所述第六导线不彼此重叠。
11.如权利要求9所述的半导体器件，其中 与沿所述第二导线和所述第五导线彼此面对的方向延伸的所述第二导线组的第二导线的端部和第五导线组的第五导线的端部相耦接的第一接触焊盘形成第一接触焊盘对，所述第一接触焊盘对每对由同一组内彼此相邻的两个第一接触焊盘形成，以及 与所述第二导线组耦接的第一接触焊盘对被布置成使得与所述第二导线组耦接的第一接触焊盘对和与所述第五导线组耦接的第一接触焊盘对不重叠。
12.如权利要求8所述的半导体器件，其中，延伸到所述第二接触焊盘区中的第三、第四、第七以及第八导线组的第三、第四、第七以及第八导线的端部，相对于非端部垂直延伸。
13.如权利要求12所述的半导体器件，其中 所述第三导线组的第三导线的端部和所述第四导线组的第四导线的端部沿相反的方向延伸，使得所述第三导线和所述第四导线不彼此重叠，以及 所述第七导线组的第七导线的端部和所述第八导线组的第八导线的端部沿相反的方向延伸，使得所述第七导线和所述第八导线不彼此重叠。
14.如权利要求12所述的半导体器件，其中 与沿所述第四导线和所述第七导线彼此面对的方向延伸的所述第四导线组的第四导线的端部和第七导线组的第七导线的端部相耦接的第二接触焊盘形成第二接触焊盘对，所述第二接触焊盘对每对由同一组内彼此相邻的两个第二接触焊盘形成；以及 与所述第四导线组耦接的第二接触焊盘对被布置成使得与所述第四导线组耦接的第二接触焊盘对和与所述第七导线组耦接的第二接触焊盘对不重叠。
15.—种半导体器件,包括 第一、第二、第五以及第六导线组，所述第一、第二、第五以及第六导线组被形成在一个存储器单元块区之上以及在所述存储器单元块区一侧的第一接触焊盘区之上； 第三、第四、第七以及第八导线组，所述第三、第四、第七以及第八导线组被形成在所述存储器单元块区之上以及在所述存储器单元块区另一侧的第二接触焊盘区之上； 第一接触焊盘，所述第一接触焊盘在所述第一接触焊盘区之上，与包括在所述第一、第二、第五以及第六导线组中的第一、第二、第五以及第六导线的各个端部相耦接；以及 第二接触焊盘，所述第二接触焊盘在所述第二接触焊盘区之上，与包括在所述第三、第四、第七以及第八导线组中的第三、第四、第七以及第八导线的各个端部相耦接， 其中，沿与相邻导线组相反的方向延伸和布置所述第一、第二、第五以及第六导线和所述第三、第四、第七以及第八导线，并且沿与相邻导线组相反的方向延伸和布置第一至第八导线组的第一至第八导线，使得所述第一接触焊盘不彼此重叠，并且所述第二接触焊盘不彼此重叠。
16.如权利要求15所述的半导体器件，其中，在所述第一接触焊盘区中的所述第一、第二、第五以及第六导线组的第一、第二、第五以及第六导线的端部相对于非端部垂直延伸。
17.如权利要求16所述的半导体器件，其中 所述第一导线组的第一导线的端部和所述第二导线组的第二导线的端部沿相反的方向延伸，使得所述第一导线和所述第二导线不彼此重叠，以及 所述第五导线组的第五导线的端部和所述第六导线组的第六导线的端部沿相反的方向延伸，使得所述第五导线和所述第六导线不彼此重叠。
18.如权利要求16所述的半导体器件，其中 与沿所述第二导线和所述第五导线彼此面对的方向延伸的所述第二导线组的第二导线的端部和所述第五导线组的第五导线的端部相耦接的第一接触焊盘形成第一接触焊盘对，所述第一接触焊盘对每对由同一组内彼此相邻的两个第一接触焊盘形成，以及 与所述第二导线组耦接的第一接触焊盘对被布置成使得与所述第二导线组耦接的第一接触焊盘对和与所述第五导线组耦接的第一接触焊盘对不重叠。
19.如权利要求15所述的半导体器件，其中，在所述第二接触焊盘区中的所述第三、第四、第七以及第八导线组的第三、第四、第七以及第八导线的端部相对于非端部垂直延伸。
20.如权利要求19所述的半导体器件，其中 所述第三导线组的第三导线的端部和所述第四导线组的第四导线的端部沿相反的方向延伸，使得所述第三导线和所述第四导线不彼此重叠，以及 所述第七导线组的第七导线的端部和所述第八导线组的第八导线的端部沿相反的方向延伸，使得所述第七导线和所述第八导线不彼此重叠。
21.如权利要求19所述的半导体器件，其中 与沿所述第四导线和所述第七导线彼此相对的方向延伸的所述第四导线组的第四导线的端部和第七导线组的第七导线的端部相耦接的第二接触焊盘形成第二接触焊盘对，所述第二接触焊盘对每对由同一组内彼此相邻的两个第二接触焊盘形成，以及 与所述第四导线组耦接的第二接触焊盘对被布置成使得与所述第四导线组耦接的第二接触焊盘对和与所述第七导线组耦接的第二接触焊盘对不重叠。
22.一种制造半导体器件的方法，包括以下步骤 在形成有底层结构的半导体衬底之上形成导电层和硬掩模层； 在所述硬掩模层上平行形成多个光致抗蚀剂图案，其中，所述光致抗蚀剂图案被划分成第一至第八组，第一、第二、第五以及第六组的光致抗蚀剂图案沿第一方向延伸，并且第三、第四、第七以及第八组的光致抗蚀剂图案沿与所述第一方向相反的第二方向延伸； 在所述光致抗蚀剂图案的侧壁上形成间隔件； 去除所述光致抗蚀剂图案； 形成接触掩模，以包围沿所述第一方向和所述第二方向延伸的间隔件之中的将要形成接触焊盘的区域上的间隔件； 使用所述间隔件和所述接触掩模作为刻蚀掩模来将所述硬掩模层图案化；以及通过使用图案化的硬掩模层将所述导电层图案化，来形成多个导线和与所述导线耦接的所述接触焊盘。
23.如权利要求22所述的方法，还包括在形成所述多个导线之后，刻蚀耦接在所述接触焊盘之间的导线的步骤。
全文摘要
本发明公开了一种半导体器件及其制造方法。所述半导体器件包括至少4个导线组，所述至少4个导线组被平行布置在一个存储器单元块之上，并且每个导线组被配置成包括导线；第一接触焊盘，所述第一接触焊盘可以在第一方向上与4个导线组中的两个导线组的导线的各个端部耦接；以及第二接触焊盘，所述第二接触焊盘可以在与第一方向相反的第二方向上与4个导线组中的其余两个导线组的导线的各个端部耦接。
文档编号H01L23/528GK102983118SQ20121030556
公开日2013年3月20日 申请日期2012年8月24日 优先权日2011年9月6日
发明者严大成 申请人:爱思开海力士有限公司