专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种具有使用氮化物半导体层的场效应晶体管的半导体器件以及用于制造该半导体器件的方法。
背景技术：
使用GaN等制成的氮化物半导体层的场效应晶体管具有高耐压和低电阻特性，因此希望该晶体管用作用于电力控制的元件。
专利文献I描述了在由GaN制成的沟道层之上形成由AlGaN制成的电子供应层， 并且进一步将由AlN制成的栅极绝缘膜以及帽层依次堆叠在电子供应层之上。帽层由具有与势垒层或电子供应层相同晶格常数或热膨胀系数的材料制成。
专利文献I
日本专利申请公开2008-140813。发明内容
要求用于电力控制的晶体管具有低导通电阻和高阈值电压。但是，使用氮化物半导体层作为沟道的晶体管难以满足全部特性。
以下简要说明用于解决本申请中公开的问题的方法中的代表性方法的大致内容。 根据一个实施例的半导体器件包括缓冲层，其由氮化物半导体制成；沟道层，其形成在缓冲层之上并由氮化物半导体制成；以及势垒层，其形成在沟道层之上并由氮化物半导体制成。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。沟道层具有包括第一层、第二层和第三层的三层堆叠层结构。第二层具有比第一层和第三层的电子亲和势高的电子亲和势。
根据另一方面的半导体器件包括缓冲层，其由氮化物层制成；沟道层，其形成在缓冲层之上并由氮化物半导体制成；势垒层，其形成在沟道层之上并由氮化物半导体制成； 以及帽层，其形成在势垒层之上并由氮化物半导体制成。极化帽层、势垒层、沟道层以及缓冲层。在帽层和势垒层之间的界面处以及在沟道层和缓冲层之间的界面处，负电荷高于正电荷，而在势垒层和沟道层之间的界面处，正电荷高于负电荷。沟道层具有包括第一层、第二层和第三层的三层堆叠层结构。第二层具有比第一层和第三层的电子亲和势高的电子亲和势。
根据另一方面的用于制造半导体器件的方法包括如下步骤形成由AlxGa1-xN制成的缓冲层；在缓冲层之上形成沟道层，其具有依次堆叠GaN层、InyGa1J(此处x〈y)以及GaN 层的堆叠层结构；在沟道层之上形成由AlzGa1=N (此处x〈z)制成的势垒层；并且在势垒层之上形成由GaN制成的帽层。
根据本发明，通过使用氮化物半导体层作为沟道的晶体管可以实现高阈值电压以及低导通电阻。
图1是示出根据第一实施例的半导体器件的构造的横截面图2是示出沟道层的构造的横截面图3是示出构成图1中的场效应晶体管的各层中的导带势能的图表；
图4是示出由帽层制成的阱的量子阱模型；
图5是示出子带能量En-Ec对与帽层厚度对应的阱宽度W的曲线图6是示出当沟道层形成为GaN单层结构时栅电极下的导带势能的模拟结果的曲线图7是示出栅电极下的导带势能和载流子密度的模拟结果的曲线图8A和SB是示出用于制造图1中所示的半导体器件的方法的横截面图9A和9B是示出用于制造图1中所示的半导体器件的方法的横截面图10是示出根据第二实施例的场效应晶体管的构造的横截面图1lA和IlB是示出用于制造图10中所示的半导体器件的方法的横截面图；
图12是示出根据第三实施例的场效应晶体管的构造的横截面图13是示出用于制造图12中所示的半导体器件的方法的横截面图14是示出用于制造图12中所示的半导体器件的方法的横截面图15是示出用于制造图12中所示的半导体器件的方法的横截面图；以及
图16是示出根据第四实施例的电子装置的电路构造的示意图。
具体实施方式
以下使用
本发明的实施例。在所有附图中，将相似的附图标记分配给相似构造的元件，并且可以任意省略其说明。
第一实施例
图1是示出根据第一实施例的半导体器件的构造的横截面图。半导体器件包括场效应晶体管10。场效应晶体管10包括缓冲层100、沟道层200、势垒层300、帽层400、栅极绝缘膜510以及栅电极520。栅极绝缘膜510例如由Al2O3, SiO2, Si3N4, HfO2, ZrO2, Y2O3, La2O 3, Ta2O5, TiO2等形成。栅电极520例如由诸如多晶硅和TiN的材料、诸如W和Mo的金属，或诸如NiSi和WSi的硅化物形成。缓冲层100、沟道层200、势垒层300和帽层400中的任意层是氮化物半导体层。栅极绝缘膜510形成为与帽层400接触。栅电极520形成在栅极绝缘膜510之上。在本实施例中，栅极绝缘膜510形成在帽层400之上。
缓冲层100在Si衬底(未示出)之上以Ga晶面生长方式而平行于(0001)晶轴生长。沟道层200外延生长在缓冲层100之上。沟道层200的组成不同于缓冲层100的组成。 因此，沟道层200的晶格常数不同于缓冲层100的晶格常数。在沟道层200和缓冲层100 的界面处产生压缩应变。因为沟道层200和缓冲层100两者都是氮化物半导体层，各层都被极化。这两层具有不同的极化强度。沟道层200和缓冲层100在这两层的界面处的负电荷高于正电荷的方向上被极化。
势垒层300外延生长在沟道层200之上。势垒层300的组成不同于沟道层200的组成。因此，势垒层300的晶格常数不同于沟道层200的晶格常数。在势垒层300和沟道层200的界面处产生压缩应变。由于势垒层300也是氮化物半导体层，因此产生极化。势垒层300具有与沟道层200的极化强度不同的极化强度。势垒层300在势垒层300和沟道层200的界面处在正电荷高于负电荷的方向上被极化。
帽层400外延生长在势垒层300之上。帽层400的组成不同于势垒层300的组成。 因此，帽层400的晶格常数不同于势垒层300的晶格常数。在帽层400和势垒层300的界面处产生压缩应变。由于帽层400也是氮化物半导体层，因此产生极化。帽层400具有比势垒层300的极化强度不同的极化强度。帽层400在帽层400和势垒层300的界面处在负电荷高于正电荷的方向上被极化。
在本实施例中，缓冲层100由i型AlxGahN制成。沟道层200具有堆叠层结构，该堆叠层结构包括包含i型GaN层的多个层。势垒层300由i型AlzGa1=N制成。帽层400由 i型GaN层制成。这里x〈z。
在本实施例中，场效应晶体管10具有第一杂质层530和第二杂质层540。第一杂质层530是场效应晶体管10的源极并且第二杂质层540是场效应晶体管10的漏极。第一杂质层530和第二杂质层540两者都形成在帽层400、势垒层300以及沟道层200的上部中。第一杂质层530和第二杂质层540例如通过杂质的离子注入形成。例如，当场效应晶体管10是η型晶体管时，第一杂质层530和第二杂质层540具有的杂质是Si，并且当场效应晶体管10是P型晶体管时，第一杂质层530和第二杂质层540具有的杂质是Mg。
在帽层400的形成第一杂质层530的区域之上形成源电极532，并且在帽层400的形成第二杂质层540的区域 之上形成漏电极542。
在势垒层300和沟道层200之间的界面中，在形成了第一杂质层530的区域以及形成了第二杂质层540的区域中形成2维电子气(2DEG)。但是，在该界面中，在位于栅极绝缘膜510下的部分中不形成2DEG。因此，场效应晶体管10是常关型晶体管。当将超过阈值的电压施加到栅电极520时，在位于势垒层300和沟道层200之间的界面中在栅极绝缘膜 510下方的部分中形成2DEG。由此导通场效应晶体管10。
帽层400中没有被栅电极520、源电极532或漏电极542覆盖的区域由保护绝缘膜 600覆盖。保护绝缘膜600例如是SiN膜。保护绝缘膜600还覆盖栅电极520、源电极532 和漏电极542的边缘。
图2是示出沟道层200的构造的横截面图。沟道层200具有堆叠层结构，该堆叠层结构至少由第一层202、第二层204和第三层206制成。换言之，沟道层200具有双异质结构。第二层204具有比第一层202和第三层206的电子亲和势更高的电子亲和势。在本实施例中，第一层202和第三层206是i型GaN层，并且第二层204是InyGapyN层。此处 x〈y。第一层202的厚度例如是2nm或更大且20nm或更小。第二层204的厚度例如是2nm 或更大且20nm或更小；且第三层206的厚度例如是2nm或更大且20nm或更小。当不存在第一层202时，也可以获得本发明的效果。
在沟道层200中，与沟道层200与势垒层300接触的区域相比，可以将具有高电子亲和势的区域形成为远离势垒层300。因此，例如，沟道层200可由InGaN的In组成梯度材料层形成，并且In组成比从缓冲层100侧向势垒层300逐渐降低。
第三层206可以由不同于1-GaN的材料制成，例如P型杂质掺杂的P_GaN。当掺杂 P型杂质时，形成负空间电荷。因此，第三层206的导带升高并且在沟道层200中的电子倾向于从第三层206向第二层204聚集。为此，沟道层200可以具有其中i_GaN层和p_GaN 从缓冲层100侧顺序堆叠的结构。
图3是示出构成图1中所示的场效应晶体管10的各层中导带势能的图表。在该图表中，为了说明而将沟道层200确定为由GaN制成的单层结构。
图1中所示的场效应晶体管10可以作为MOS晶体管操作。作为MOS晶体管操作的场效应晶体管10与通过使用2DEG操作的场效应晶体管10相比具有高导通电阻。为了避免场效应晶体管10作为MOS晶体管操作，如图3中所示，需要在栅极绝缘膜510和帽层 400之间界面处的帽层400的势能qVmis高于在势垒层300和沟道层200之间的界面处的势能Ef。随着帽层400变得更厚，势能qVmis变得更低。因此，帽层400需要小于特定水平的厚度。
势能qVmis由下述公式(I)表示。
qVmis = (q/ ε。)( σ h- σ c) Th/ ε h- (q/ ε。)σ CTS/ ε s
......... ( I)
因此，为了避免场效应晶体管10作为MOS晶体管操作，优选满足下述公式(2)。
Vfflis- (Vappl-Vth) (Ts+Th) / (Tf+Ts+Th) > O
……(2)，其中，Vmis :当栅极绝缘膜510下的沟道层200作为MOS晶体管操作时的阈值电压，Vappl :施加到栅电极520的电压，Vth :用于在栅电极520下的沟道层200中形成 2DEG所需的电压(通常，从便于测量的方面考虑，通常使用在实际GaN-FET中，在施加漏极电压Vd=10-15V时，漏极电流密度Id=ImAAim的栅极电压来确定该阈值。Vth也可以确定为本发明的FET的阈值电压)，Ts :帽层400的厚度，Th :势垒层300的厚度，以及Tf :栅极绝缘膜510的厚度。
图4和图5是示出即使在场效应晶体管10作为MOS晶体管操作时也尽可能低地抑制平行传导的方法的图表和曲线图。图4示出由帽层400制成的阱的量子阱模型。此处， 假设栅极绝缘膜510和势垒层300制成的势垒的高度为无穷大。
图5示出子带能量En-Ec对与帽层400厚度对应的阱宽W。从图5中发现，随着阱宽W变得更窄，子带的能级变得更高且沟道变得更难形成。在图5中，还绘出室温3kT下的热能。从图5中发现，为了不通过第一子带(n=l)中的电子的热激励而形成沟道，大概需要阱宽W为5nm或更小。另一方面，需要帽层400的厚度为1. 5nm或更大，以便帽层400用作外延层。根据这些结果，帽层400的厚度优选为1. 5nm或更大且5nm或更小。
图6示出当具有图1中所示结构的场效应晶体管10中的沟道层200确定为GaN 单层结构时，栅电极520下的导带势能的模拟结果。在该模拟中，将缓冲层100设定为 Alatl8Gaa92层，并且将沟道层200设定为具有15nm厚度的GaN层。此外，将势垒层300设定为具有5nm厚度的Ala23Gaa77N层，并且将帽层400设定为具有3nm厚度的GaN层。将栅极绝缘膜510设定为具有75nm厚的Al2O3层。从图6中发现场效应晶体管10是具有阈值 Vth = +2 V的常关型晶体管。即使在Vg=4V时，栅极绝缘膜510和帽层400之间的界面处的势能也处于OV以上。根据这些结果，发现即使在Vg=4V时，场效应晶体管10的MOS沟道也不导通。这意味着由于MOS沟道中没有载流子，所以不会发生平行传导。
图7示出具有图1中所示结构的场效应晶体管10以及具有图6中所示结构的场效应晶体管10中的每一个的栅电极520下的导带势能和载流子密度的模拟结果。在该模拟中，将根据本实施例的沟道层200设定为GaN层(厚度2nm) /Inai5Gaa85N层(厚度8nm) /GaN 层(厚度5nm)。
从该曲线图中发现与图6中所示结构相比，在根据本实施例的结构中，载流子量增加并且沟道中心在远离沟道层200的方向上移动。当沟道中心远离沟道层200时，可以抑制载流子迁移率的降低。
图8A和图8B以及图9A和图9B是示出用于制造图1中所示的半导体器件的方法的横截面图。首先，如图8A中所示，在衬底(未示出)之上依次外延生长缓冲层100、沟道层 200、势垒层300以及帽层400。
随后，如图8B中所示，在帽层400之上形成抗蚀剂图案50。抗蚀剂图案50覆盖在帽层400中形成栅极绝缘膜510的区域。随后，使用抗蚀剂图案50作为掩膜，将杂质离子注入到帽层400、势垒层300以及沟道层200的上部中。随后，退火沟道层200、势垒层300 以及帽层400。由此形成弟一杂质层530和弟_■杂质层540。
随后，例如通过形成沟槽(未示出)执行元件隔离。
随后，如图9A中所示，在帽层400的整个表面之上依次形成栅极绝缘膜510和栅电极520。
随后，如图9B中所示，在栅电极520之上形成抗蚀剂图案52。使后，利用抗蚀剂图案52作为掩膜，部分移除栅电极520和栅极绝缘膜510。因此从第一杂质层530和第二杂质层540之上移除栅电极520和栅极绝缘膜510。
此后，在帽层400之上形成源电极532和漏电极542。随后形成保护绝缘膜600。 由上述工艺形成图1中所示的场效应晶体管10。
以下说明本实施例的操作和效果。根据本实施例，在帽层400和势垒层300的界面以及沟道层200和缓冲层100的界面处·产生压缩应变。因此，在这些界面处的负电荷高于正电荷。在势垒层300和沟道层200之间的界面处产生拉伸应变。因此，该界面处的正电荷高于负电荷。因此，由极化引起的电场在栅极绝缘膜510至缓冲层100的方向上产生。 因此提高了场效应晶体管10的阈值电压。
另一方面，在缓冲层100和沟道层200之间的界面处的负电荷高于正电荷。因此， 形成沟道的电子被推至势垒层300侧。使用图6的导带的能带图说明这种状态。在图6的导带的能带图中，在GaN沟道层和AlGaN缓冲层之间的界面附近，因为负空间电荷增多，导带势能提高。因此，GaN沟道层中的导带在GaN沟道层和AlGaN缓冲层之间的界面处被拉升，并且导带的斜率(电场)变大。因此，GaN沟道层中的电子通过电场聚集在AlGaN势垒层中。如果GaN沟道层和AlGaN势垒层之间的界面附近存在电子，则因为电子在该界面处容易受到散射，电子迁移率降低。因此，提高了场效应晶体管10的导通电阻。另一方面，在本实施例中，沟道层200具有第一层202、第二层204以及第三层206的堆叠层结构。第二层 204具有比第一层202和第三层206的电子亲和势更高的电子亲和势。因此，沟道中的电子在具有高电子亲和势的第二层204中积累。因此，能够减少在AlGaN势垒层和GaN沟道层之间界面附近的沟道中的电子。换言之，能够抑制将形成沟道的电子推至势垒层30(H则。因此，能够降低场效应晶体管10的导通电阻。
在第一实施例的变型例中，栅极绝缘膜510可以由P型GaN或P型AlGaN形成。该栅极绝缘膜510使得能够提高阈值电压。
第二实施例
图10是示出根据第二实施例的场效应晶体管10的构造的横截面图。除以下几点之外，根据本实施例的场效应晶体管10具有与根据第一实施例的场效应晶体管10类似的构造。
首先，帽层400仅形成在位于栅极绝缘膜510下的区域中并从其他区域中移除。源电极532和漏电极542形成在势垒层300之上。
图1lA和IlB是示出用于制造图10中所示的半导体器件的方法的横截面图。首先，如图1lA中所示，形成缓冲层100、沟道层200、势垒层300、帽层400、第一杂质层530以及第二杂质层540。随后，在帽层400的整个表面之上形成栅极绝缘膜510和栅电极520。 这些用于形成的方法步骤类似于第一实施例中的方法。
随后，如图1lB中所示，在栅电极520之上形成抗蚀剂图案52。随后，使用抗蚀剂图案52作为掩膜依次蚀刻栅电极520、栅极绝缘膜510以及帽层400。
此后，形成源电极532和漏电极542以及保护绝缘膜600。
通过本实施例可以获得与第一实施例类似的效果。场效应晶体管10在除帽层400 下的区域之外都处于常开状态。因此，场效应晶体管10的导通电阻低。源电极532和漏电极542易于以欧姆方式耦合。
第三实施例
图12是示出根据第三实施例的场效应晶体管10的构造的横截面图。除以下几点之外，根据本实施例的场效应晶体管10具有与根据第一实施例的场效应晶体管10类似的构造。
首先，电子供应层420形成在帽层400之上。电子供应层420是例如AlwGai_wN层的氮化物半导体层。源电极532和漏电极542形成在电子供应层420之上。
凹部422形成在电子供应层420中。凹部422的底部到达帽层400。在本图中所示实例中，凹部422的底部突入帽层400中。
栅极绝缘膜510形成在凹部422的侧表面和底表面上以及电子供应层420中围绕凹部422的部分上。栅电极520形成在凹部422中以及位于凹部422周围的栅极绝缘膜 510之上。
图13至图15是示出用于制造图12中所示的半导体器件的方法的横截面图。首先，如图13中所示，在衬底之上依次外延生长缓冲层100、沟道层200、势垒层300、帽层400 以及电子供应层420。
随后，如图14中所示，形成保护绝缘膜600。随后，移除保护绝缘膜600中位于应当形成凹部422的区域中的部分。随后，使用保护绝缘膜600作为掩膜蚀刻电子供应层420 和帽层400的上部。因此形成了凹部422。
随后,如图15中所示,形成栅极绝缘膜510和栅电极520。
此后，移除保护绝缘膜600中位于应当形成源电极532和漏电极542的区域中的部分。随后形成源电极532和漏电极542。
通过本实施例可以获得与第一实施例类似的效果。场效应晶体管10在除凹部422 下的区域之外都处于常开状态。因此降低了场效应晶体管10的导通电阻。
第四实施例
图16是示出根据第四实施例的电子装置2的电路构造的示意图。电子装置2具有在第一至第三实施例中任意一个中描述的导体器件(即，场效应晶体管10)。电子装置例如用于车辆，并具有电子装置2、电源4以及负载6。电源4例如是安装在车辆中的电池。负载 6是安装在车辆中的电子部件，诸如头灯、用于自动车窗的电源、用于车辆电源的马达。电子装置2控制从电源4至负载6的电力供应。
电子装置2是在电路基板(例如印刷电路板)上安装了具有场效应晶体管10的半导体器件、半导体器件20以及具有控制电路30的半导体器件的器件。半导体器件20具有微控制器单元并通过电路基板的导线耦合至场效应晶体管10。半导体器件20控制场效应晶体管10。详细地，半导体器件20将控制信号输入至控制电路30。控制电路30根据半导体器件20输入的控制信号将信号输入至场效应晶体管10的栅电极520。换言之，控制电路 30控制场效应晶体管10。通过控制场效应晶体管10，将电力从电源4充分提供至负载6。
在上述各个实施例中，只要缓冲层100、沟道层200、势垒层300以及帽层400满足应变和极化的各个因素，则可以使用InAlN基材料或InGaN基材料。
以上参考
了本发明的实施例。但是，这些实施例仅是本发明的示例，并且可以采用除上述构造之外的各种构造。
本发明可以归纳为如下的补充说明。
(I) 一种用于制造半导体器件的方法，包括
形成由氮化物半导体制成的缓冲层；
在缓冲层之上形成由氮化物半导体制成的沟道层；
在沟道层之上形成由氮化物半导体制成的势垒层；
在势垒层之上形成由氮化物半导体制成的帽层；
形成栅极绝缘膜以接触帽层；并且
在栅极绝缘膜之上形成栅电极，
其中通过控制帽层、势垒层、沟道层和缓冲层的组成而在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变；
其中沟道层具有第一层、第二层以及第三层的堆叠层结构；并且
其中通过控制第一层、第二层和第三层的组成而使第二层具有比第一层和第三层的电子亲和势高的电子亲和势。
(2) 一种用于制造半导体器件的方法，包括
形成由氮化物半导体制成的缓冲层；
在缓冲层之上形成由氮化物半导体制成的沟道层；
在沟道层之上形成由氮化物半导体制成的势垒层；
在势垒层之上形成由氮化物半导体制成的帽层；
形成栅极绝缘膜以接触帽层；并且
在栅极绝缘膜之上形成栅电极，
其中极化帽层、势垒层、沟道层以及缓冲层；
其中通过控制帽层、势垒层、沟道层和缓冲层的组成而使在帽层和势垒层之间的界面以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，且在势垒层和沟道层之间的界面处的正电荷高于负电荷；
其中沟道层具有第一层、第二层以及第三层的堆叠层结构；并且
其中通过控制第一层、第二层和第三层的组成而使第二层具有比第一层和第三层的电子亲和势高的电子亲和势。
(3) 一种用于制造半导体器件的方法，包括
形成由AlxGa1J制成的缓冲层；
在缓冲层之上形成沟道层，该沟道层具有依次堆叠GaN层、InyGai_yN层和GaN层的堆叠层结构(此处x〈y)；
在沟道层之上形成由AlzGa1=N制成的势垒层(此处x〈z)；
在势垒层之上形成由GaN制成的帽层；
形成栅极绝缘膜以接触帽层；并且在栅极绝缘膜之上形成栅电极。
权利要求
1.一种半导体器件，包括 缓冲层，所述缓冲层由氮化物半导体制成； 沟道层，所述沟道层形成在所述缓冲层之上并由形成在所述缓冲层之上的氮化物半导体制成； 势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成； 帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成； 栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；并且 栅电极，所述栅电极形成在所述栅极绝缘膜之上； 其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处产生压缩应变； 其中在所述势垒层和所述沟道层之间的界面处产生拉伸应变； 其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且 其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。
2.—种半导体器件，包括 缓冲层，所述缓冲层由氮化物半导体制成； 沟道层，所述沟道层形成在所述缓冲层之上并由氮化物半导体制成； 势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成； 帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成； 栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及 栅电极，所述栅电极形成在所述栅极绝缘膜之上； 其中所述帽层、所述势垒层、所述沟道层以及所述缓冲层被极化； 其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处，负电荷高于正电荷； 其中在所述势垒层和所述沟道层之间的界面处，正电荷高于负电荷； 其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且 其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。
3.一种半导体器件，包括 缓冲层，所述缓冲层由AlxGa1-JiN制成； 沟道层，所述沟道层形成在所述缓冲层之上并具有依次堆叠GaN层、InyGai_yN层和GaN层的堆叠层结构； 势垒层，所述势垒层形成在所述沟道层之上并由AlzGa1=N制成； 帽层，所述帽层形成在所述势垒层之上并由GaN制成； 栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及 栅电极，所述栅电极形成在所述栅极绝缘膜之上； 其中x〈z且x〈y。
4.根据权利要求1所述的半导体器件， 其中所述帽层具有1. 5nm或更大且5nm或更小的厚度。
5.根据权利要求1所述的半导体器件， 其中所述堆叠层结构具有双异质结构。
6.一种半导体器件，包括 缓冲层，所述缓冲层由AlxGa1-JiN制成； 沟道层，所述沟道层形成在所述缓冲层之上并具有依次堆叠GaN层、InyGai_yN层和GaN层的堆叠层结构； 势垒层，所述势垒层形成在所述沟道层之上并由AlzGa1=N制成； 帽层，所述帽层形成在所述势垒层之上并由GaN制成； 栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及 栅电极，所述栅电极形成在所述栅极绝缘膜之上， 其中所述帽层具有1. 5nm或更大且5nm或更小的厚度。
7.根据权利要求1所述的半导体器件，进一步包括 第一杂质层，所述第一杂质层形成在所述势垒层和所述帽层中没有与所述栅电极重叠的区域中； 第二杂质层，所述第二杂质层具有与所述第一杂质层相同的导电类型，并且在所述势垒层和所述帽层中通过所述栅电极位于所述第一杂质层的相对侧； 源电极，所述源电极形成在所述第一杂质层之上；以及 漏电极，所述漏电极形成在所述第二杂质层之上。
8.根据权利要求1所述的半导体器件，进一步包括 第一杂质层，所述第一杂质层形成在所述势垒层和所述帽层中没有与所述栅电极重叠的区域中； 第二杂质层，所述第二杂质层具有与所述第一杂质层相同的导电类型，并且在所述势垒层中通过所述栅电极位于所述第一杂质层的相对侧； 源电极，所述源电极形成在所述第一杂质层之上；以及 漏电极，所述漏电极形成在所述第二杂质层之上， 其中所述帽层、所述栅极绝缘膜以及所述栅电极形成在所述势垒层的一部分之上。
9.根据权利要求1所述的半导体器件，还包括 电子供应层，所述电子供应层形成在所述帽层之上并且为氮化物半导体层；以及 凹部，所述凹部形成在所述电子供应层中并到达所述帽层； 其中所述栅极绝缘膜的至少一部分形成在所述凹部的侧表面和底表面上；并且 其中所述栅电极的至少一部分嵌入所述凹部中。
10.根据权利要求1所述的半导体器件， 其中所述半导体器件满足公式(I )， Vmis-(Vappl-Vth) (Ts+Th)/(Tf+Ts+Th) > O ……(I) 其中Vmis :当所述栅极绝缘膜下的所述沟道层作为MOS晶体管操作时的阈值电压，Vappl 施加到所述栅电极的电压，Vth :在所述栅电极下的所述沟道层中形成2DEG所需的电压，Ts 所述帽层的厚度，Th :所述势垒层的厚度，以及Tf :所述栅极绝缘膜的厚度。
全文摘要
本发明涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。
文档编号H01L29/06GK103000681SQ20121034248
公开日2013年3月27日 申请日期2012年9月14日 优先权日2011年9月16日
发明者井上隆, 中山达峰, 冈本康宏, 宫本广信 申请人:瑞萨电子株式会社