专利名称：一种高效率肖特基芯片的制作方法
技术领域：
一种高效率肖特基芯片，属于半导体器件制造技术领域。具体涉及一种新型高效率肖特基二极管Schottky。
背景技术：
传统N通道沟槽肖特基芯片只有一种沟槽，如图2所示，肖特基界面为平面状，肖特基界面下方是多晶硅，多晶硅的外周挖沟槽，该种肖特基界面通过电流面积小，通电效率低。
发明内容本实用新型要解决的技术问题是:克服现有技术的不足，提供一种可以提高肖特基芯片的通电效率，降低正向压降的一种高效率肖特基芯片。本实用新型解决其技术问题所采用的技术方案是:该一种高效率肖特基芯片，包括顶部金属层、顶部金属层下方的肖特基界面、紧靠肖特基界面下方的多晶硅、多晶硅外周的第一沟槽、下部的N型外延层N-EPI和N型基片N+Substrate，其特征在于:在两相邻第一沟槽之间增设第二沟槽，使肖特基界面成为平面和沟槽相间隔的结构。所述的第二沟槽为方形槽，多个，每两个第一沟槽之间设置一个。所述的第二沟槽的深度低于第一沟槽的深度。与现有技术相比，本实用新型的高效率肖特基芯片的有益效果是:在现有肖特基芯片两个第一沟槽中间增加一个第二沟槽，在相等的肖特基芯片面积下肖特基界面得以增加，正向导通电流的能力加强，降低正向通电时的压降VF值，从而提升正向通电的效率15-30%。另第二沟槽的深度比第一沟槽浅，反向电压时第一沟槽的MOS空乏功能可以保护第二沟槽的肖特基界面，因而降低反向漏电流的损耗。上述描述的是N通道高效率肖特基芯片，可以把N型与P型互换，则可适用在P通道高效率肖特基芯片的结构并达到相应的效果。
图1是闻效率肖特基芯片结构不意图。图2是现有技术肖特基芯片结构不意图。其中:1、顶部金属层2、多晶硅 3、第一沟槽 4、第二沟槽 5、肖特基界面
6、N 型外延层 N-EPI 7、N 型基片 N+Substrate。
具体实施方式
图1是本实用新型的最佳实施例，
以下结合附图1对本实用新型的高效率肖特基芯片做进一步描述。该一种高效率肖特基芯片，由顶部金属层1、多晶硅2、第一沟槽3、第二沟槽4、肖特基界面5、N型外延层N-EPI 6和N型基片N+Substrate7组成。顶部金属层I下方为肖特基界面5、多晶硅2紧靠在肖特基界面5下方，所述的第二沟槽4为方形沟槽，多个，每两个第一沟槽3之间设置一个，第一沟槽3环绕多晶硅两侧和下部，下部为N型外延层N-EPI6和N型基片N+Substrate7。所述的第二沟槽4的深度低于第一沟槽3的深度。在现有技术肖特基晶粒制作中，在多晶硅2外周挖的两个第一沟槽3中间再挖一个第二沟槽4，第二沟槽4的表面形成额外的肖特基界面，因此，在相等的肖特基芯片面积中肖特基界面5得以增加，正向导通电流的能力加强，降低正向通电时的压降VF值，从而提升正向通电的效率15-30%。另第二沟槽4的深度比第一沟槽3浅，反向电压时第一沟槽3的MOS空乏功能可以保护第二沟槽4的肖特基界面，因而降低反向漏电流的损耗。以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。
权利要求1.一种高效率肖特基芯片，包括顶部金属层(I)、顶部金属层(I)下方的肖特基界面(5)、紧靠肖特基界面(5)下方的多晶硅(2)、多晶硅外周的第一沟槽(3)、下部的N型外延层N-EPI (6)和N型基片N+Substrate (7)，其特征在于:在两相邻第一沟槽之间增设第二沟槽(4 )，使肖特基界面成为平面和沟槽相间隔的结构。
2.根据权利要求1所述的一种高效率肖特基芯片，其特征在于:所述的第二沟槽(4)为方形槽，每两个第一沟槽(3)之间设置一个。
3.根据权利要求1或2所述的一种高效率肖特基芯片，其特征在于:所述的第二沟槽(4)的深度低于第一沟槽(3)的深度。
专利摘要一种高效率肖特基芯片，属于半导体器件制造技术领域。包括顶部金属层(1)、顶部金属层(1)下方的肖特基界面(5)、紧靠肖特基界面(5)下方的多晶硅(2)、多晶硅外周的第一沟槽(3)、下部的N型外延层N-EPI(6)和N型基片N+Substrate(7)，其特征在于在两相邻第一沟槽之间增设第二沟槽(4)，使肖特基界面成为平面和沟槽相间隔的结构。与现有技术相比，具有提高肖特基芯片的通电效率，降低正向压降等优点。
文档编号H01L29/06GK203055917SQ20122073199
公开日2013年7月10日 申请日期2012年12月27日 优先权日2012年12月27日
发明者关仕汉, 吕新立 申请人:淄博美林电子有限公司