包含金属氧化物电阻式存储器元件和反熔丝层的非易失性存储器单元的制作方法

包含金属氧化物电阻式存储器元件和反熔丝层的非易失性存储器单元的制作方法
【专利摘要】一种非易失性存储器单元，包括第一电极、操纵元件、位于与该操纵元件串联的金属氧化物存储元件、位于与该操纵元件和该金属氧化物存储元件串联的介电电阻器、以及第二电极。
【专利说明】包含金属氧化物电阻式存储器元件和反熔丝层的非易失性
存储器单元
[0001]本申请要求2011年10月17日提交的美国临时申请N0.61/547，819的优先权权益，其全部内容在此通过弓I用并入本文。
【技术领域】
[0002]本发明涉及一种非易失性存储器器件及其制造方法。
【背景技术】
[0003]非易失性存储器阵列即使该设备的电源处于关闭状态时也维持它们的数据。在一次性可编程阵列中，每个存储器单元在初始未编程状态中形成，并且可以转换为已编程状态。这种改变是永久性的，并且这种单元是不可擦除的。在其它类型的存储器中，存储器单元是可擦除的，并且可被重写多次。
[0004]单元也可以在每个单元可以实现的数据状态的数量上不同。可以通过改变可被检测到的单元的某些特性(诸如在给定的施加电压或是该单元内的晶体管的阈值电压下流过该单元的电流)来存储数据状态。数据状态是单元的区别(distinct)的值，如数据‘0’或数据‘I’。

【发明内容】

[0005]本发明的一个实施例提供一种非易失性存储器单元，包括第一电极、操纵(steering)元件、位于与该操纵元件串联的金属氧化物存储元件、位于与该操纵元件和该金属氧化物存储元件串联的介电电阻器、以及第二电极。
[0006]本发明的另一个实施例提供了一种操作非易失性存储器单元的方法，包括提供成形的(forming)编程电压或电流至第一和第二电极之间的存储器单元，使得形成通过金属氧化物存储元件的至少一根导电细丝，以将该金属氧化物存储元件从较高的电阻率状态切换到较低的电阻率状态。在成形编程步骤期间不形成通过介电电阻器的导电细丝，使得该介电电阻器的电阻率在成形编程步骤之后是基本不变的，并且在成形编程步骤期间基本上没有瞬态电流流过存储器单元。
【专利附图】

【附图说明】
[0007]图1是一个实施例的非易失性存储器单元的透视图。
[0008]图2A、2B和2C是示意性地示出本发明实施例的非易失性存储器单元的侧剖视图。
[0009]图3A是用于根据比较示例的设备和用于根据图2A中所示的本发明实施例的设备的成形电压的框形线图。图3B是用于根据比较示例的设备和用于根据图2A中所示的本发明实施例的设备的正常分位数(quantile)Vs.读出电流的概率线图。
[0010]图4A和图4B分别是用于根据比较示例的设备和用于根据图2A中所示的本发明实施例的设备的成形电流(forming current)Vs.时间的各自的线图。图5A-5C是用于根据图2A中所示的本发明实施例的设备的电流Vs.电压的框形线图。
[0011]图6是根据图2A中所示的本发明实施例的9个单元的绝对电流的框形线图。
【具体实施方式】
[0012]一般来说，存储器单元包含存储元件和操纵元件。例如，图1示出了一个实施例的存储器单元I的透视图。
[0013]该单元I包括由导电材料形成的第一电极101和第二电极100，其可以独立地包括本领域中已知的任何一种或多种合适的导电材料，如钨、铜、铝、钽、钛、钴、氮化钛或它们的合金。例如，在一些实施例中，钨是优选的，以允许在相对高的温度下的处理。在一些其它实施例中，铜或铝是优选的材料。第一电极101(例如，字线)在第一方向上延伸，而第二电极100(例如，位线)在不同于该第一方向的第二方上延伸。阻挡和粘附层，如TiN层，可以被包括在第一(例如，底部)电极101和/或第二(例如，顶部)电极100中。
[0014]操纵元件110可以是晶体管或二极管。如果操纵元件110是二极管，存储元件可被垂直和/或水平地布置和/或构图(pattern)以形成具有大致圆柱形的形状的柱或块。在一个实施例中，如图1所示，操纵元件110是垂直布置并具有底部重掺杂的P型区域112、非故意掺杂的可选的本征(intrinsic)区域114以及顶部重掺杂的η型区域116的半导体二极管，但是该二极管的方向也可以相反。无论其方向，这样的二极管将被称为p-1-n 二极管或简单地称为二极管。该二极管可以包含任何单晶、多晶、或非晶体半导体材料，例如硅、锗、硅锗、或其它化合物半导体材料，如II1- V、I1-VI等材料。例如，可以使用p-1-n多晶硅二极管110。
[0015]在操纵元件110的顶部区域116之上或底部区域112之下，存储元件118与操纵元件110串联地布置。存储元件118可以是电阻率切换元件。例如，存储元件可以包含从NiO, Nb2O5, TiO2, HfO2, A1203、MgOx, CrO2, VO或它们的组合中选择的金属氧化物可切换材料层。
[0016]在本发明的优选实施例中，介电电阻器200位于与操纵元件110和金属氧化物存储元件118串联，该金属氧化物存储元件118在顶部电极100和底部电极101之间。介电电阻器200优选地包含电绝缘材料层。例如，电绝缘材料层可以包含具有约I至约IOnm (如I至2nm)的厚度的氮化娃或氮氧化娃层。氮化娃层可以包含化学计量的(stoichiometric)氮化硅(即，Si3N4)或非化学计量的氮化硅(即，Si3Nttx，其中X优选地在0.001和I之间的范围)。
[0017]不希望受到特定理论的束缚，认为在存储器单元中的电阻器200减少或消除高瞬态电流，该高瞬态电流被认为源自在初始成形(例如，单元编程)过程期间在金属氧化物存储材料中发展出的大尺寸的导电细丝(filament)。这些细丝可导致该单元的后续高电流操作。认为该单元内的电阻器200提供在成形过程期间的单元内阻抗管理或调谐，并提供编程的ReRAM单元的后续较低电流(例如，小于I微安培)操作(例如，低的读出电流操作)。认为对该单元阻抗的调谐允许在(多个)金属氧化物层中形成更小尺寸的细丝以实现低电流单元操作，而不会牺牲良好的数据保存力。此外，当介电层200被描述为电阻器时，它可以用作电容器或者电阻器和电容器的组合以减小细丝的尺寸并允许较低电流单元操作。
[0018]不希望受到特定理论的束缚，在存储器单元的成形编程期间形成通过金属氧化物存储元件或(多个)层118的至少一根导电细丝(通常多于一根的细丝)以将该金属氧化物存储元件从其初始的形成时的较高的电阻率状态切换到较低的电阻率状态。然而，认为在存储器单元的成形编程期间没有形成通过介电电阻器200的导电细丝，使得在存储器单元的成形编程之后介电电阻器200的电阻率基本上不变。因此，在存储器单元的成形编程期间基本上没有瞬态电流流过存储器单元。换句话说，没有可利用通常的电流测量工具(例如，具有100微安培或更高的灵敏度的工具)检测出的可检测的瞬态电流流过存储器单
J Li ο
[0019]在初始成形编程步骤之后，存储器单元可被读取和/或进一步编程。例如，复位(reset)编程电压或电流可以被施加到上部电极100和下部电极101之间的存储器单元以将金属氧化物存储元件118从较低的电阻率状态(例如，后成形状态或“设置(set)”状态)切换到较高的电阻率状态(例如，复位状态)。认为该至少一根导电细丝不再延伸通过整个金属氧化物存储元件。换句话说，该细丝的端部在金属氧化物元件或(多个)层118中的某处终止并且该细丝不延伸到该单元的下一导电层或掺杂半导体层，并且优选地不延伸到电阻器元件200。在另一示例中，设置编程电压或电流被施加到电极100、101之间的存储器单元以将金属氧化物存储元件从较高的“复位”电阻率状态切换至较低的“设置”电阻率状态。认为该设置编程脉冲引起导电细丝延伸通过整个金属氧化物存储元件(例如，细丝增长得更长以跨越整个金属氧化物元件或层118的厚度)。
[0020]优选地，所述成形编程步骤包含施加正向偏压(例如，正电压)以在电极100、101之间流动直流电。优选地，该设置编程步骤包含在电极间施加负电压(例如，反向偏置)以使交流电流过存储器单元，并且复位编程步骤包含在电极间施加正电压(例如，正向偏置)以使交流电流过存储器单元。
[0021]图2A、2B和2C是示意性地示出本发明实施例的非易失性存储器单元的侧剖视图。优选地，存储器单元I包括位于与操纵元件Iio串联的至少一个重掺杂的半导体层202、204，金属氧化物存储元件118和介电电阻器200。对于具有面对所述存储元件的η-型区域116的二极管操纵元件110，优选地，该至少一个重掺杂的半导体层202、204包括η型硅，如具有5χ1018至2X1021Cm_3的η+掺杂浓度(例如，P或As浓度)的η+掺杂多晶硅。
[0022]例如，如图2Α所示，存储器单元I可以包括位于二极管110的η+区域116和存储元件118之间的第一 η+多晶硅层202。存储器单元I还可以包括位于存储元件118和电阻器200之间的第二 η+多晶硅层204。可替换地，如图2Β所示，第二 η+多晶硅层204可以位于电阻器200和上部电极110之间，而电阻器200直接位于存储元件118的顶部。在图2C所示的另一种可替换配置中，第二 η+多晶硅层204被省略。
[0023]如果氮化硅电阻器200在第一多晶硅层202上形成，则可通过在升高的温度下在含氮环境中氮化该多晶硅层而形成该电阻器。例如，可以通过在高于600C的温度下(诸如650至800C)在氨或含氮环境中(例如，N2O等)对暴露的多晶硅层202进行退火，例如在700至750C下退火30至300秒(例如60至90秒)来形成电阻器200。可替换地，可以通过物理或化学气相沉积(例如，溅射、原子层沉积、等离子体增强CVD、等等)在多晶硅层202或任何其它底层上形成电阻器层200。
[0024]存储器单元还可以包括一个或多个可选的导电阻挡层206、208和210，如氮化钛或其它类似的层。这些阻挡层206、208和210可以分别布置在底部电极101和二极管110之间和/或二极管110和存储元件118之间和/或“ReRAM”元件212和上部电极100之间。ReRAM元件212可以包括掺杂的(多个)半导体层202、204、存储元件118和电阻器200。
[0025]在一个非限制性实施例中，金属氧化物存储元件118包含TiOx层216和HfO2层214叠层。优选地，TiOx层216比HfO2层214位于更靠近介电电阻器200，HfO2层214比TiOx层216位于更靠近二极管110。换句话说，对于图2A-图2C中所示的具有二极管操纵元件110之上的ReRAM元件212的单元，TiOx层216位于HfO2层214上。在这种配置中，认为!！(^层216充当防止导电细丝在存储器单元的成形编程期间从金属氧化物存储元件118传播到介电电阻器200的缓冲器。然而，细丝穿过金属氧化物层214和216的整个厚度，但停止而不穿过电阻器200的厚度。
[0026]因此，如图2A-2C所示，操纵元件110位于较低电极101上，包括金属氧化物存储元件118、介电电阻器200和重掺杂的(多个)半导体层202、204的ReRAM元件212位于操纵元件110之上的柱中，并且上部电极100位于该柱之上。此外，如图2A所示，氮化钛阻挡层208位于操纵元件110之上，第一重掺杂的半导体层202位于氮化钛阻挡层208之上，金属氧化物存储元件118位于第一重掺杂的半导体层202之上，第二重掺杂的半导体层204位于金属氧化物存储元件之上，并且介电电阻器200位于第二重掺杂的半导体层204之上。与此相反，在图2B中，层的顺序是一样的，只是层200和204的顺序是相反的，使得介电电阻器200 (例如，直接地)位于金属氧化物存储元件118之上，并且第二重掺杂的半导体层204(例如，直接地)位于介电电阻器200之上。可替换地，如上所述，可以省略层204，使得介电电阻器200 (例如，直接地)位于金属氧化物存储元件118之上，而不带有叠加半导体层 204。
[0027]在上述配 置中，电阻器层200位于存储元件118之上。当然，也可以形成其它的配置(未示出)，例如，电阻器层200位于存储元件118之下的配置。如上所述，也可以在操纵元件110和存储元件118之间，而不是存储元件118和电极100之间形成电阻器层200。在这种配置中，操纵元件110可位于存储元件118之上或之下，而层200位于元件110和118之间。此外，存储118和ReRAM元件212的位置在该柱中可以反向，使得包括金属氧化物存储元件118、介电电阻器200和一个或多个重掺杂的半导体层202、204的ReRAM元件212在柱中位于下部电极101之上，操纵元件110位于柱中ReRAM元件212之上，并且上部电极100位于操纵元件110之上。
[0028]在优选实施例中，如图1所示,存储器单元I包括含有操纵元件110、存储元件118和电阻器200的圆柱形垂直柱。然而，操纵元件110、存储元件118和电阻器200可以具有诸如轨状的圆柱形之外的形状，和/或如果需要的话可以以水平配置来提供，而不是垂直柱。对于存储器单元的设计的详细描述，参见例如2005年5月9日的美国专利申请N0.11/125，939 (其对应于Herner等人的美国公开申请N0.2006/0250836)，以及2006年3月31日提交的美国专利申请N0.11/395，995 (其对应于Herner等人的美国专利申请公开N0.2006/0250837)，其中的每一个通过引用并入本文。
[0029]存储器单元I可以是读/写存储器单元或可重写存储器单元。已经在上面说明了形成一个设备的级别的方法。可以在上述存储器级别之上或之下形成附加的存储器级别以形成具有多于一个设备级别的单片三维存储器阵列。
[0030]图3A和3B比较图2A所示的示例性设备和比较示例的设备的性能。该设备具有150nm柱的临界尺寸(critical dimension)和附加的11ΚΩ片上电阻器。比较示例的设备类似于该示例性设备，但它缺少电阻器200和掺杂的半导体层204。成形和复位操作是在正向偏压下进行的，并且设置操作是在反向偏压下进行的。电阻器层200包含通过在氨环境中在700°C下对η+多晶硅层204退火60秒来制成的SiNx层。SiNx层的厚度约为1.7nm。
[0031]图3A示出了对于两种设备在成形步骤期间施加的成形电压(Vbd)是相当的，尽管相较于比较示例的设备在示例性设备中存在额外的层。图3B示出了在1.5V处的成形后单元读出电流(IFU)。对于示例性设备该读出电流为约2.5nA，对于比较示例设备该读出电流为约50nA。该示例性设备的较低读出电流表示相较于比较示例的设备在成形过程期间形成较小尺寸的细丝。
[0032]图4A和4B比较成形步骤期间图2A所示的示例性设备和比较示例的设备的电流。该设备150nm柱临界尺寸和附加的16ΚΩ片上电阻器。图4A示出比较示例的设备的瞬态电流与时间的关系曲线的线图。如可以看到的，在成形步骤期间测得大约860微安的瞬态电流。图4B示出示例性设备的瞬态电流与时间的关系曲线的线图。如可以看到的，只测得噪声，并没有检测到瞬态电流。因此，该电流低于测量设备的100微安的下限。因此，在示例性设备中不存在瞬态电流或只存在低于100微安的瞬态电流。这意味着在示例性设备中比在比较示例的设备中形成显著较小的细丝。
[0033]图5A、5B和5C示出了分别具有150nm、500nm和IOOOnm的各自的柱临界尺寸的示
例性单元的电流与电压的关系曲线的线图。每个存储器单元是形成在具有500 Ω的片上电阻器的单独的晶片上的单个存储器单元。在即使具有低阻抗片上电阻器的任何单元中和在具有相对大的IOOOnm临界尺寸的单元中都没有测得可检测的瞬态电流(高于100微安测量设备的限制)。该结果意味着进行SiNx电阻器层在成形过程中用作单元内电阻器。
[0034]图6是具有根据图2A中所示的本发明实施例的结构的九个单元上的十个设置和复位操作之后的绝对电流的框形线图。九个单元中的每一个都是在具有9ΚΩ的片上电阻器和150nm的临界柱尺寸的单独的晶片上形成的单个存储器单元。结果表明在设置和复位操作之后的单元读出电流是以几十纳安的阶数。在一般情况下，对于超过十个设置周期的每个被测试单元，设置操作之后“开启”读出电流在约1χ10_7和约2.1xlO-7安培之间变化。在一般情况下，对于超过十个设置周期的每个所测试单元(除了对于具有稍低于lxlO—8安的电流的单元7的复位周期8)，复位操作之后“关闭”读出电流在约1χ10_8和约5xl0_8安培之间变化。这种读出稳定性表示示例性设备的潜在良好的数据保存力。
[0035]基于本公开的教导，预期本领域的普通技术人员之一将能够容易地实施本发明。这里提供的各种实施例的描述被认为是提供了对本发明的充足的理解和细节，以使普通技术人员之一能够实施本发明。虽然没有具体描述某些支持电路和制造步骤，但这样的电路和协议是众所周知的，并且在实施本发明的背景下没有特别的优点是通过这样的步骤的具体的变化来得到的。此外，认为本领域的普通技术人员在具备本公开的教导的情况下将能够实施本发明而无需过度实验。
[0036]上述详细描述仅描述了本发明的许多可能的实施方式中的少数几个。由于这个原因，这个详细描述旨在通过示例的方式，而不是通过限制的方式。可基于描述这里所阐述的描述做出这里所公开的实施例的变型和修改，而不脱离本发明的范围和精神。仅仅下列包括所有的等价物的权利要求被用来限定本发明的范围。
【权利要求】
1.一种非易失性存储器单元，包括: 第一电极； 操纵元件； 位于与该操纵元件串联的金属氧化物存储元件； 位于与该操纵元件和该金属氧化物存储元件串联的介电电阻器；以及 第二电极。
2.根据权利要求1所述的非易失性存储器单元，其中，所述介电电阻器包含电绝缘材料层。
3.根据权利要求2所述的非易失性存储器单元，其中所述电绝缘材料层包含具有约I至约IOnm的厚度的氮化硅或氮氧化硅层。
4.根据权利要求2所述的非易失性存储器单元，其中: 在存储器单元的成形编程期间形成通过金属氧化物存储元件的至少一个导电细丝以将金属氧化物存储元件从较高的电阻率状态切换到较低的电阻率状态； 在存储器单元的成形编程期间不形成通过介电电阻器的导电细丝，使得该介电电阻器的电阻率在存储器单元的成形编程之后是基本不变的；并且 在存储器单元的成形编程期间基本上没有瞬态电流流过存储器单元。
5.根据权利要求2所述的非易失性存储器单元，进一步包含位于与操纵元件、金属氧化物存储元件和介电电阻器串联的至少一个重掺杂的半导体层。
6.根据权利要求5所述的非易失性存储器单元，其中所述操纵元件包含二极管或晶体管，并且所述金属氧化物存储元件包含从Ni0、Nb205、Ti0x、Hf02、Al203、Mg0x、Cr02或VO层中选择的至少一个金属氧化物存储层。
7.根据权利要求6所述的非易失性存储器单元，其中: 该操纵元件包含p-1-n多晶娃二极管； 该至少一个重掺杂的半导体层包含面对P-1-n多晶硅二极管的η型部分的η型多晶硅层；并且 所述金属氧化物存储元件包含TiOx层和HfO2层叠层。
8.根据权利要求7所述的非易失性存储器单元，其中: 所述TiOx层比HfO2层位于更靠近介电电阻器，使得TiOx层充当防止导电细丝在存储器单元的成形编程期间从金属氧化物存储元件传播到介电电阻器中的缓冲器；并且HfO2层比TiOx层位于更靠近二极管。
9.根据权利要求6所述的非易失性存储器单元，其中: 所述操纵元件位于第一电极之上； 所述金属氧化物存储元件、介电电阻器和重掺杂的半导体层位于操纵元件之上的柱中；并且 所述第二电极位于该柱之上。
10.根据权利要求9所述的非易失性存储器单元，其中: 氮化钛层位于所述操纵元件之上； 所述重掺杂的半导体层位于所述氮化钛层之上； 金属氧化物存储元件位于重掺杂的半导体层之上；第二重掺杂的半导体层位于金属氧化物存储元件之上；并且 所述介电电阻器位于第二重掺杂的半导体层之上。
11.根据权利要求9所述的非易失性存储器单元，其中: 氮化钛层位于操纵元件之上； 所述重掺杂的半导体层位于氮化钛层之上； 所述金属氧化物存储元件位于重掺杂的半导体层之上； 所述介电电阻器位于金属氧化物存储元件之上；并且 第二重掺杂的半导体层位于介电电阻器之上。
12.根据权利要求9所述的非易失性存储器单元，其中: 氮化钛层位于操纵元件之上； 所述重掺杂的半导体层位于氮化钛层之上； 所述金属氧化物存储元件位于重掺杂的半导体层之上； 所述介电电阻器位于金属氧化物存储元件之上。
13.根据权利要求6所述的非易失性存储器单元，其中: 所述金属氧化物存储元件、介电电阻器和重掺杂的半导体层位于第一电极之上的柱中； 所述操纵元件位于柱之上；并且 所述第二电极位于操纵元件之上。
14.根据权利要求1所述的非易失性存储器单元，其中 该非易失性存储器单元是可重写存储器单元；并且 该非易失性存储器单元位于存储器单元的单片三维阵列中。
15.一种操作非易失性存储器单元的方法，该非易失性存储器单元包含第一电极、操纵元件、位于与该操纵元件串联的金属氧化物存储元件、位于与该操纵元件和该金属氧化物存储元件串联的介电电阻器、以及第二电极，该方法包含: 提供成形编程电压或电流至第一和第二电极之间的存储器单元，使得形成通过金属氧化物存储元件的至少一根导电细丝，以将该金属氧化物存储元件从较高的电阻率状态切换到较低的电阻率状态； 其中在成形编程步骤期间不形成通过介电电阻器的导电细丝，使得该介电电阻器的电阻率在成形编程步骤之后是基本不变的；并且 其中，在成形编程步骤期间基本上没有瞬态电流流过存储器单元。
16.根据权利要求15所述的方法，进一步包含: 提供复位编程电压或电流至第一和第二电极之间的存储器单元，使得该至少一根导电细丝不再延伸通过整个金属氧化物存储元件，以将该金属氧化物存储元件从较低的电阻率状态切换到较高的电阻率状态；以及 提供设置编程电压或电流至第一和第二电极之间的存储器单元，使得该至少一根导电细丝延伸通过整个金属氧化物存储元件，以将该金属氧化物存储元件从较高的电阻率状态切换到较低的电阻率状态。
17.根据权利要求16所述的方法，其中: 所述成形编程步骤包含在第一和第二电极之间流过直流电；所述设置编程步骤包含在第一和第二电极之间施加负电压以使交流电流过存储器单元；并且 所述复位编程步骤包含在第一和第二电极之间施加正电压以使交流电流过存储器单元。
18.根据权利要求15所述的方法，其中: 该操纵元件包含p-1-n多晶娃二极管； 所述金属氧化物存储元件包含TiOx层和HfO2层叠层； TiOx层比HfO2层位于更靠近介电电阻器，使得TiOx层充当防止导电细丝在存储器单元的成形编程期间从金属氧化物存储元件传播到介电电阻器中的缓冲器；并且HfO2层比TiOx层位于更靠近二极管。
19.根据权利要求18所述的方法，进一步包含至少一个重掺杂的半导体层位于与操纵元件、金属氧化物存储元件和介电电阻器串联。
20.根据权利要求19所述的方法，其中所述介电电阻器包含具有约I至约IOnm的厚度的氮化硅或氮氧化硅层。
21.根据权利要求20所述的方法，其中至少一个重掺杂的半导体层包含重掺杂的多晶硅层，并且介电电阻器包含在升高的温度下在含氮环境中对多晶硅层氮化而形成的氮化硅层。
【文档编号】H01L45/00GK103988264SQ201280061039
【公开日】2014年8月13日 申请日期:2012年7月26日 优先权日:2011年10月17日
【发明者】K.侯, Y-T.陈, Z.兰, H.许 申请人:桑迪士克3D有限责任公司