一种绝缘栅双极性晶体管的制造方法
【专利摘要】本发明公开了一种绝缘栅双极性晶体管的制造方法，包括，提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面；在第一导电类型的半导体衬底的有源区的第一主面外侧形成第二导电类型的保护终端，在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区；在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构；在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。本发明在不增加热过程甚至减少热过程的前提下，将阱结深扩的较深，提高了抗闩锁能力，提高了产品的应用可靠性。
【专利说明】一种绝缘栅双极性晶体管的制造方法
【技术领域】
[0001] 本发明属于功率半导体器件【技术领域】，涉及绝缘栅双极性晶体管（IGBT)，尤其是 抗闩锁能力强的绝缘栅双极性晶体管的制备方法。
【背景技术】
[0002] IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管）在集电极和 发射极之间有一个寄生的PNPN晶闸管，如图13所示。在特殊条件下（αρηρ+αηρη彡1)，这 种寄生器件会导通。这种现象会使集电极与发射极之间的电流量增加，对等效MOSFET的控 制能力降低，通常还会引起器件击穿问题。晶闸管导通现象被称为IGBT闩锁。
[0003]IGBT的H锁有两种模型：（I)IGBT导通时产生的静态H锁；（2)IGBT关断时产生的 动态闩锁。静态闩锁发生在低压大电流状态，而动态闩锁发生在开关过程的高压大电流状 态。
[0004] 当IGBT的集电极电流在一定范围内时，电流流经电阻Rb产生的压降比较小，不足 以使NPN晶体管导通。当集电极电流增大到一定程度(锁定电流)时，Rb上的压降足以使NPN 管导通，进而使NPN和PNP晶体管处于饱和状态，于是栅极失去对IGBT的控制作用，这就是 IGBT的静态闩锁效应。在IGBT关断过程中，由于迅速上升的集电极电压会引起大的位移电 流，当该电流流过Rb产生的压降足以使NPN晶体管导通时，就会发生闩锁效应。这种效应 称为动态闩锁效应。
[0005]IGBT的锁定电流除了与器件本身结构有关外，还与环境温度、栅极电阻及负载有 关。温度越高，锁定电流越小，为此，设计应在较高温度下器件不被锁定为准。目前制作IGBT 的流程工艺较为复杂，受到现有工艺的限制，现在P-body阱深度无法做的太深；产品应用 可靠性差，特别是抗闩锁能力差。
【发明内容】
[0006] 本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施 例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部 分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
[0007] 鉴于上述和/或现有IGBT的制造方法中存在的问题，提出了本发明。
[0008] 因此，本发明的目的是针对现有流程工艺较复杂，受工艺限制P-body阱深度无法 做的太深，产品应用可靠性稍差，特别是抗闩锁能力差以提供一种在不增加热过程甚至减 少热过程的前提下，将P-body结深扩的较深，提高抗闩锁能力，提高产品的应用可靠性的 IGBT制作方法。
[0009] 为解决上述技术问题，本发明提供了如下技术方案：一种绝缘栅双极性晶体管的 制造方法，包括，提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主 面；在第一导电类型的半导体衬底的有源区的第一主面外侧形成第二导电类型的保护终 端，在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区；在该半导 体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主面结构；在该半 导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。
[0010] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：形成所 述保护终端和所述基区的过程包括：在第一导电类型的半导体衬底的第一主面上生成场 氧化层；保护终端光亥IJ、蚀亥IJ、第二导电类型离子注入、推阱；第二导电类型的基区光亥IJ、蚀 亥IJ、第二导电类型离子注入、推阱；在有源区的第一主面上生长栅氧化层。
[0011] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：其还包 括，在第一导电类型的半导体衬底的第一主面上形成绝缘栅双极性晶体管的第一主电极； 在所述第二半导体层形成后的半导体衬底的第二主面上形成与第二半导体层接触的绝缘 栅双极性晶体管的第二主电极。
[0012] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：第一导 电类型为N型，第二导电类型为P型，所述半导体衬底为N-型衬底，其中N-、N+、P+中的" + " 表示掺杂浓度高，表示掺杂浓度低。
[0013] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：所述提 供第一导电类型的半导体衬底，在第一主面上形成厚度为300A?ZWtA的氧化层。
[0014] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：所述在 第一导电类型的半导体衬底的有源区的第一主面外侧形成第二导电类型的保护终端，其是 在温度IKKTC?1250°C的条件下高温推阱20min?2000min。
[0015] 作为本发明所述绝缘栅双极性晶体管的制造方法的一种优选方案，其中：通过离 子注入、高温推阱、激活工艺在所述半导体衬底的第一主面侧有选择的形成第二导电类型 的基区。
[0016] 本发明提供了一种绝缘栅双极性晶体管的制造方法，该方法IGBT结构中阱是由 离子注入后推阱得到的，它决定了器件沟道长度、沟道表面浓度。其中，阱的结深和浓度，影 响着器件的阈值电压。阱掺杂浓度越高，阈值电压越大。同时，为了提高器件的抗闩锁能力， 在阱区内做一次深扩散，降低器件短路电阻Rb，从而提高了IGBT的抗闩锁能力。增加阱的 结深和浓度可以减小Rb，但高浓度区域的掺杂也不能无限增加，否则会对发射极区产生过 补偿。本发明在不增加热过程甚至减少热过程的前提下，将阱结深扩的较深，提高抗闩锁能 力，提高产品的应用可靠性。
【专利附图】
【附图说明】
[0017] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用 的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本 领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它 的附图。其中：
[0018] 图1?图12是根据本发明第一实施方式制作IGBT的方法流程示意图；
[0019] 图13是IGBT的等效电路示意图。
【具体实施方式】
[0020] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。
[0021] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以 采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的 情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0022] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0023] 正如【背景技术】部分所述，现有技术中有效抑制这种现象的方法就是设计和工艺上 要使得短路电阻Rb的阻值越小越好。控制PNP晶体管的增益Cipnp和NPN晶体管的增益Cinpn 之和小于1。设计时要选择合理的元胞形状及η+发射区长度，使ρ基区中η+发射区下面 的横向宽度越窄越好，工艺时要保证η+发射区下面的电阻越小越好，即增加N+发射区下面 的P阱区的浓度和深度，采用P阱区两步扩散法。另一方面，要尽量减少PNP晶体管的发射 效率，进而减少少子空穴的注入量，常用方法是控制N-基区少数载流子寿命和在P+衬底与 N-基区间增加N缓冲层。为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对 本发明的实施方式作进一步地详细描述。
[0024] 本发明第一实施方式以硅片为半导体衬底，涉及一种制作IGBT器件的方法，具体 流程如图1?图12所不。
[0025] 需要说明的是，本实施例中的半导体衬底可以包括半导体元素，例如单晶、多晶或 非晶结构的硅或硅锗（SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、 砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI)。此 夕卜，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了 可以形成半导体衬底的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发 明的精神和范围。
[0026] 如图1所示，第一步，提供第一导电类型的半导体衬底，该半导体衬底具有第一主 面和第二主面。在本实施方式中，具体地说，首选N-型衬底101硅片，N-掺杂浓度和厚度 根据所需要的IGBT特性选择，例如击穿电压越高，N-的掺杂浓度要求越低，厚度要求越厚， 并在第一主面上形成厚度为300A?2000QA的氧化层1〇2。
[0027] 第二步，如图2所示，在所述第一导电类型半导体衬底（即N-型衬底101)的终端 保护区200中的第一主面外侧形成保护终端。具体为，在所述N-型衬底101的第一主面通 过光刻工艺刻蚀氧化层102,并选择性的注入P型杂质，通过扩散在终端保护区200中形成 P阱区域201。在本实施例中，离子注入的能量为20KeV?IMeV，剂量例如为lE12/cm2? lE16/cm2。
[0028] 第三步，如图3所示，在该N-型衬底101的有源区100形成第二导电类型的基区， 具体为，先采用光刻工艺形成第一P阱区301和第二P阱区302的光刻胶图案，之后以该 光刻胶图案为掩膜采用离子注入的方式形成第一P阱区301的离子注入层，以及第二P阱 区302的离子注入层；在本实施例中，离子注入的能量为20KeV?IMeV，剂量例如为1E12/ cm2?lE16/cm2。之后，去除光刻胶层，采用热退火工艺，对第一P阱区301的离子注入层、 第二P阱区302的离子注入层以及P阱区域201进行推进并激活注入的P型杂质，形成第 一P阱区301、第二P阱区302以及P阱区域201，该步骤的热退火工艺也可采用快速热退 火工艺。此时，所述第二步和第三步合为一步进行，使用同一个光刻版，同时注入，即在第一 导电类型的半导体衬底的第一主面上生成场氧化层后保护终端光刻、蚀刻、第二导电类型 离子注入，第二导电类型的基区光刻、蚀刻、第二导电类型离子注入最后一起推阱形成保护 终端和所述基区。
[0029] 第四步，在有源区100第一主面上通过热氧化生长工艺形成一层栅氧化层401，如 图4和图5所示，在栅氧化层401之上淀积一层多晶硅层402用以制造多晶硅栅极。
[0030] 参见图4,在有源区100第一主面上形成栅氧化层401，本实施例中的栅氧化层401 至少包括氧化硅，形成栅氧化层401的方式可以为，在有源区100第一主面上一次性生长 栅氧化层401，在本实施例中，采用相对于传统高温工艺较低温度的热氧化法形成栅氧化层 401，具体为，首先在800°C?850°C时干氧5min，之后根据需要的氧化层厚度进行H2-O2合 成氧化，再在80CTC?85CTC干氧氧化3min?5min,最后在86CTC?875°C时N2气氛中退 火20min?30min;这样是因为持续的高温过程会大大增加栅及埋SiO2层的界面电荷以及 硅的晶格缺陷密度，导致高的器件泄漏电流，使器件的可靠性及抗辐照能力下降，而低温 热氧化则能抑制堆垛层错等缺陷的生长和沟道区杂质的分凝，形成厚度为500A?1500人 的栅氧化层401。如图5所示，在栅氧化层401上淀积多晶硅层402,在本实施例中，形成厚 度为4000A?15000人的多晶娃层402,米用光刻工艺在该栅多晶娃层表面上形成具有栅 区图案的光刻胶层，之后以具有栅区图案的光刻胶层为掩膜，采用干法刻蚀的方式形成多 晶硅栅极501 (参见图6)，其中多晶硅层402可采用化学气相淀积、物理气相淀积或其它方 式形成，本实施例不做具体限定。
[0031] 第五步，如图6所示，采用光刻和刻蚀工艺形成多晶硅栅极501，之后，第六步，参 见图7,选择性的沿第二导电类型的基区(在此为第一P阱区301以及第二P阱区302)的 表面向第一导电类型的半导体衬底(在此为N-型衬底101)内形成第一导电类型(在此为N 型)的有源区。具体为，通过光刻工艺在所述第一P阱区301以及第二P阱区302的表面选 择N+注入窗口，采用离子注入和退火工艺在多晶硅栅极501两侧下方的第一P阱区301和 第二P阱区302中分别形成N型重掺杂第一源区602和第二源区601。在本实施例中，离 子注入的能量为20KeV?IMeV，剂量例如为lE14/cm2?lE16/cm2 ;所述退火工艺，其退火温 度为800°C?1000°C，时间为IOmin?lOOOmin，形成N型重掺杂第一源区602和第二源区 601。
[0032] 第七步，参见图8,在本实施例中，介质在所述第六步中淀积形成介质层701包围 多晶硅栅极501 (参见图8)的侧面和顶面，在介质层701中刻蚀接触孔，然后进行孔的N 型杂质两次注入，第一次离子注入的能量为20KeV?90KeV，剂量例如为lE12/cm2?1E15/ cm2 ;第二次离子注入的能量为60KeV?IMeV，剂量例如为lE13/cm2?lE16/cm2。当然，也 可使用孔的N型杂质一次注入。
[0033] 第八步，米用淀积金属，在娃片表面淀积一层表面金属层，本实施例中，该金属层 厚度约为2um?6um，然后对金属层进行光刻与刻蚀，形成金属布线层801，形成第一主电极 (在此为发射极)。这些步骤都完成后的硅片剖面如图9所示。
[0034] 参见图10,第九步，在第一主电极(在此为发射极)金属布线层801和氧化层102上 淀积钝化层901。具体为，通过化学气相淀积的方式，在第一主电极(在此为发射极)和氧化 层102上淀积用于保护芯片表面不受外界离子玷污的钝化层901，并通过光刻、刻蚀工艺， 刻蚀出用于引出栅电极和发射极的PAD(焊盘）区域（图中未示出）。
[0035] 第十步，通过背面减薄工艺，将第一导电类型的半导体衬底(在此为N-型衬底 101)的厚底减薄。具体为，从N-型衬底101的第二主面起研磨该半导体衬底，使其符合规 定的厚度要求，并采用湿法去除背面硅应力层。
[0036] 第^^一步，如图11所示，参见图3,从减薄后的N-型衬底101的终端保护区200的 第二主面起朝向N-型衬底101内部形成第二导电类型的第二半导体层(在此为P+集电极 层1101)，和从有源区100的第二主面起朝向半导体衬底内部选择性的形成第二导电类型 的第二半导体层(在此为P+集电极层1101)。具体为，在从研磨后的N-型半导体衬底1的 第二主面通过光刻工艺选择性的注入P型杂质，形成P+集电极层1101并退火激活。在本 实施例中，离子注入的能量为20KeV?80KeV，剂量例如为lE12/cm2?lE16/cm2 ;退火时，温 度为300°C?550°C，持续时间IOmin?500min。
[0037] 最后，背面金属淀积，如图12所示，在第二导电类型的第二半导体层(在此为P+集 电极层1101)上形成金属层1201以形成第二主电极。
[0038] 不难发现，在本实施方式中，IGBT的锁定电流除了与器件本身结构有关外，还与环 境温度、栅极电阻及负载有关。温度越高，锁定电流越小，为此，设计应在较高温度下器件不 被锁定为准。有效抑制这种现象的方法就是设计和工艺上要使得短路电阻Rb的阻值越小越 好。控制PNP晶体管的增益α_和NPN晶体管的增益Cinpn之和小于1。因此设计时要选 择合理的元胞形状及η+发射区长度，使P基区中η+发射区下面的横向宽度越窄越好，工艺 时要保证η+发射区下面的电阻越小越好，即增加η+发射区下面的P阱区的浓度和深度，采 用P阱区两步扩散法。另一方面，要尽量减少PNP晶体管的发射效率，进而减少少子空穴的 注入量，常用方法是控制η-基区少数载流子寿命和在ρ+衬底与η-基区间增加η缓冲层。 本发明在不增加热过程甚至减少热过程的前提下，将P-body结深扩的较深，提高了抗闩锁 能力，提高了产品的应用可靠性。
[0039] 应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳 实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术 方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发 明的权利要求范围当中。
【权利要求】
1. 一种绝缘栅双极性晶体管的制造方法，其特征在于：包括， 提供第一导电类型的半导体衬底，该半导体衬底具有第一主面和第二主面； 在第一导电类型的半导体衬底的有源区的第一主面外侧形成第二导电类型的保护终 端，在第一导电类型的半导体衬底的有源区第一主面形成第二导电类型的基区； 在该半导体衬底的第一主面基于形成的基区形成绝缘栅双极性晶体管的剩余第一主 面结构； 在该半导体衬底的第二主面侧形成绝缘栅双极性晶体管的第二主面结构。
2. 如权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于： 形成所述保护终端和所述基区的过程包括： 在第一导电类型的半导体衬底的第一主面上生成场氧化层； 保护终端光刻、蚀刻、第二导电类型离子注入； 第二导电类型的基区光刻、蚀刻、第二导电类型离子注入； 推阱形成保护终端和所述基区。
3. 根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于： 其还包括， 在第一导电类型的半导体衬底的第一主面上形成绝缘栅双极性晶体管的第一主电 极； 在所述第二半导体层形成后的半导体衬底的第二主面上形成与第二半导体层接触的 绝缘栅双极性晶体管的第二主电极。
4. 根据权利要求1?3任一所述的绝缘栅双极性晶体管的制造方法，其特征在于：第 一导电类型为N型，第二导电类型为P型，所述半导体衬底为N-型衬底，其中N-、N+、P+中 的" + "表示掺杂浓度高，表示掺杂浓度低。
5. 根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：所述提供第 一导电类型的半导体衬底，在第一主面上形成厚度为300A?2贾人的氧化层。
6. 根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：所述在第一 导电类型的半导体衬底的有源区的第一主面外侧形成第二导电类型的保护终端，其是在温 度1KKTC?1250°C的条件下高温推阱20min?2000min。
7. 根据权利要求1所述的绝缘栅双极性晶体管的制造方法，其特征在于：通过离子注 入、高温推阱、激活工艺在所述半导体衬底的第一主面侧有选择的形成第二导电类型的基 区。
【文档编号】H01L21/265GK104347404SQ201310330586
【公开日】2015年2月11日 申请日期:2013年7月31日 优先权日:2013年7月31日
【发明者】邓小社, 芮强, 张硕, 王根毅 申请人:无锡华润上华半导体有限公司