半导体装置的制造方法

半导体装置的制造方法
【专利摘要】在对3维结构的NAND闪存的加工的层叠膜的栅极进行分离的步骤中，防止图案变形而倾倒。将构成上述闪存的存储器单元的控制栅群的高度h与长度L之比在不引起压曲的范围设为小于1.65倍。优选将栅电极的长度L与宽度W之比设为小于16.5倍。
【专利说明】半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体器件以及半导体器件的制造方法，特别涉及在三维结构的NAND-f I ash存储器的制造中不可缺少的高的高宽比的线条图案的形成方法。
【背景技术】
[0002]随着半导体器件的高速化、高密度化的要求，近年3维结构的半导体装置的开发兴起。例如在非专利文献I中，公开了 3维NAND-fIash存储器(以下简称为3D-NAND)作为其一个例子。在图1中，通过三视图表示3D-NAND存储器单元的概略。图1 (A)表示从上侧观察3D-NAND存储器单元而得到的俯视图，图1 (B)表示从纸面右侧观察图1 (A)的俯视图而得到的侧视图(在y方向观察到的结构)，图1 (C)是从纸面下侧观察图1 (A)的俯视图而得到的正视图(在X方向观察到的结构)。存储器单元实际上在纸面的横向(y方向)延长，图1 (A)以及(C)都只示出了存储器单元两侧的端部。而且，在图1 (A)中，图1 (C)所示的位线33以及字线34省略图示。
[0003]上述3D-NAND的存储器单元如图1 (C)所示那样，具有如下结构:在半导体基板(Si基板)I上进一步阶梯状地层叠由钨膜5 (导电膜)和SiO2膜(绝缘膜)3的层叠膜组成的控制栅层30，在其内部形成通过多晶硅填埋的圆柱形的通道孔4。而且，在制造工序的最初的阶段，控制栅层30作为Si3N4膜和SiO2膜3的层叠膜而形成，在制造工序的过程中将Si3N4置换为钨膜5。包含在控制栅层30中的钨膜5作为栅电极进行动作，所以控制栅层30成为阶梯状层叠的梯田结构，分别经由接触孔35与字线34连接。(以下，为了方便将控制栅层30的层叠膜称为控制栅群31)控制栅群31如图1 (B)所示，通过槽(间隙)32在x方向上进行分割，如果从上侧观察，则如图1 (A)所示那样具有线条与间隙(line-and-space)状的结构。
[0004]在通道孔4上形成接触孔6，进而与形成在其上部的位线33连接。另外虽然未图示，但在通道孔4的内壁面(形成在控制栅群30内部的孔的壁面和填埋的多晶硅的柱子的界面)形成ONO膜作为电荷陷阱材料，作为存储器单元的电容器进行动作。
[0005]在非专利文献I中公开的3D-NAND的存储器单元的特征在于:如图1 (B)所示，通过槽32在X方向上分割控制栅群31。该槽32通过蚀刻形成。在图2的(A) (B)中，通过与图1 (B)同样的侧视图表示槽32的形成工序前后的图案。图2 (A)表示蚀刻前的图案，图2 (B)表示蚀刻后的图案。在图2 (A)所示的蚀刻前的状态中在Si基板I上，层叠由上述的Si3N4膜2和SiO2膜3的层叠膜组成的控制栅层30，形成在内部通过多晶硅填埋的通道孔4。在其上表面通过光刻形成线条与间隙的抗蚀剂图案，通过将其作为掩模的干蚀刻形成图2 (B)所示的槽32。
[0006]在图1所示的存储器单元中，控制栅群层叠了 8层控制栅层30，但为了高密度化，需要增加层叠数，或者缩小通道孔4的直径而使X方向和Y方向的通道孔的间隔变窄。例如，在非专利文献I中，作为未来的发展，提出了将控制栅层30的层叠数设置为128层的方案、缩小通道孔4的直径至45nm而降低每一位的成本(位成本)的方案。[0007]非专利文献I !Proceeding of2009symposium on VLSI Technology, P192-193
[0008]在非专利文献I中公开的3D-NAND中，如果为了存储器单元的高密度化增加控制栅层30的层叠数，则控制栅群31的高度变高。如果使控制栅层30的膜厚度变薄，则可以抑制控制栅群的高度增大，但这在现实中是困难的。如果使钨膜5变薄，则在电荷陷阱用的ONO膜上被撷取的电荷量过于减少，NAND-flash存储器的数据保持性能降低。另外，如果使SiO2膜3变薄，则发生由于相邻的控制栅的信号而写入错误的数据的、被称为串扰(crosstalk)的现象。因此，实际上无法使钨膜5、SiO2膜3的膜厚度变得极薄。
[0009]另外，如果缩小通道孔4的直径而使通道孔的间隔变窄，则控制栅群31的宽度(图1(A)的X方向的长度)也必然变小。因而，如果增加层叠数而缩小通道孔直径，则高度相对图案宽度之比即高宽比(在此假设高度除以宽度的值)必然变大。[0010]本发明 申请人:分析的结果，如果高宽比变大，则在将控制栅群31分割成线条与间隙的工序中，发生称为扭曲(wiggling)的图案的变形这一点变得明显。扭曲的发生在高宽比成为大于等于10时变得特别显著。所谓扭曲是高的高宽比的图案左右弯曲倾倒的现象，在图3 (A)和(B)中，分别表示发生了扭曲的存储器单元的俯视图和侧视图。图3 (B)表示通过Ι-m线切割图3 (A)的剖面图，相邻的图案接触而用于槽32形成的层叠膜的蚀刻在中途停止。进而，发生以下的问题:蚀刻未达到下层，所以下层的栅电极电短路，或者因变形通道部被破坏。另外，即使没有控制栅群31相互接触那样的变形，也产生如下问题:在线条与间隙发生弯曲，通道的位置偏离设计值，图1 (C)所示的通道孔4和接触孔6不能很好连接。

【发明内容】

[0011]因而本发明的目的在于:在具备如上述3D-NAND那样在半导体基板的上方形成用于形成有源元件的层叠膜并通过层间绝缘材料分离该层叠膜而形成的半导体元件块的半导体装置或者该半导体装置的制造方法中，提供一种用于抑制因扭曲引起的上述半导体元件块彼此的短路的方法以及不发生这些问题的半导体装置。
[0012]另外，本发明的另一目的在于:在具备在上述半导体基板的上方形成用于形成膜状的有源元件的层叠膜并通过层间绝缘材料相互分离该层叠膜的半导体元件块的半导体装置或者该半导体装置的制造方法中，提供一种抑制上述半导体元件块和馈电极或者布线间的接触不良的发生的半导体装置的制造方法或者半导体装置。
[0013]本申请发明人分析的结果发现，上述扭曲因作用于膜的应力而发生，将通过蚀刻线条与间隙状地分割的半导体元件块的高度和宽度或者高度和宽度之比规定在不发生压曲的范围，从而能够抑制扭曲的发生。因而，本发明通过将上述半导体元件块的高度和宽度或者高度和长度之比规定在不发生压曲的范围来解决上述问题。
[0014]另外，本申请发明人发现，即使假设在线条与间隙状地分割的半导体元件块发生了弯曲，在相当于弯曲的2次微分的位置几乎没有施加使图案变形的力。因而，本发明使相邻的线条与间隙的图案预先弯曲成相同的形状，在弯曲的2次微分变成零的位置形成通道孔，从而抑制来自通道孔的设计位置的变动，由此解决上述“抑制通道孔和接触孔的连接不良的发生”这一课题。
[0015]能够降低扭曲。或者，即使发生扭曲，也能够将器件特性的劣化保持在最低限度。【专利附图】

【附图说明】
[0016]图1 (A)是表示3D-NAND的存储器单元结构的俯视图，(B)是其侧视图，(C)是其正视图。
[0017]图2 (A)是3D-NAND蚀刻工序之前的存储器单元侧视图，(B)是其侧视图。
[0018]图3 (A)是发生扭曲的存储器单元的俯视图，(B)是其侧视图。
[0019]图4 (A)是表示压曲发生前的线条图案的俯视图，(B)是其侧视图。
[0020]图5 (A)是表示压曲发生后的线条图案的俯视图，(B)是其侧视图。
[0021]图6是表示压曲周期一图案高度比λ/h和压曲系数k的关系的模拟结果。
[0022]图7是形成实施例2的存储器单元的3D — NAND闪存的冲模。
[0023]图8 (A)是说明将实施例1的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，(B)是其侧视图，(C)是其正视图。
[0024]图9是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
[0025]图10是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
[0026]图11是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的正视图。
[0027]图12 (A)是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，(B)是其侧视图，(C)是其正视图。
[0028]图13 (A)是说明将实施例2的存储器单元中的层叠膜加工成线条与间隙的处理的俯视图，(B)是其侧视图，(C)是其正视图。
[0029]图14是表示实施例2的存储器单元中的a-C的蚀刻深度和压曲系数以及压曲因子的关系的图。
[0030]图15是表示实施例2的存储器单元中的层叠膜的蚀刻深度和压曲系数以及压曲因子的关系的图。
[0031]图16是表示实施例2的存储器单元的控制栅群的结构的立体图。
[0032]图17是实施例2的层叠膜分割蚀刻的例子。
[0033]图18是存在初始弯曲的线条图案的例子。
[0034]图19是弯曲放大后的线条图案。
[0035]图20是初始弯曲的周期和弯曲放大率的关系。
[0036]图21是表示对实施例3的弯曲放大的对策方案的示意图。
[0037]图22是表示实施了实施例3的弯曲放大对策的线条图案的变形的示意图。
[0038]图23是表示在存在弯曲的状态下蚀刻掩模材料时的掩模材料(a-C)的蚀刻深度和弯曲的振幅的关系的图。
[0039]图24(A)是表示由于扭曲而发生了加工不良的3D-NAND的控制栅群的示意图，(B)是其A-A’剖面图。
[0040]图25是发生了图24所示的加工不良的3D-NAND的控制栅群中的层叠膜的蚀刻深度和弯曲的振幅的关系。[0041]图26(A)是表示发生了布线连接不良的3D-NAND存储器单元的概要的俯视图，(B)是其A-A’剖面图。
[0042]图27 (A)是表示实施例4的抗蚀剂掩模布局的俯视图，(B)是其侧视图。
[0043]图28是实施例4的a-C的蚀刻深度和弯曲的振幅的关系。
[0044]图29是实施例4的层叠膜蚀刻后的加工形状。
[0045]图30是实施例4的a-C的蚀刻深度和弯曲的振幅的关系。
[0046]图31是实施例4的曝光用分划板的布局的例子。
[0047]图32是实施例4的本发明的抗蚀剂掩模布局的例子。
[0048](符号说明)
[0049]1:Si 基板；2 =Si3N4 ；3 =SiO2 ；4:通道孔；5:钨栅电极；6:接触孔；7:图案；8 =SiO2 ；9:非晶形碳； 10 =SiON ；11:抗蚀剂掩模；12:分划板基板；13:TiN掩模。
【具体实施方式】
[0050](实施例1)
[0051]首先，对于在具备线条与间隙状的半导体元件块的半导体装置中发生扭曲的机理，以通过单层膜所形成的线条图案为例进行说明。
[0052]如上所述，3D-NAND控制栅层在制造处理的初始阶段，在Si3N4膜上通过CVD层叠SiO2膜而形成。不限于3D-NAND的制造处理，已知在通过CVD形成的材料成膜时具有微小的残余应力。另外，还知道在通过蚀刻将控制栅层的层叠膜加工成线条与间隙时，如果通过蚀刻处理层叠膜变质，则在层叠膜发生应力，由于该应力而层叠膜变形。因而，认为扭曲是由上述残余应力和蚀刻引起的层叠膜的变质这2个主要原因相作用而发生的，认为层叠膜比单层膜更容易发生扭曲。
[0053]在表面上看，从分析的结果判明在扭曲中存在压曲和弯曲放大的二个模式。在图4和图5中，在压曲的前后对比发生了压曲的图案的例子而示出。压曲是图4 (A)以及(B)那样笔直的线条图案7由于应力而变形倾倒的现象。图4 (A)表示线条图案7的俯视图，表示形成有高度h、长边方向(y方向)的长度L、作为短边方向的长度的宽度w (X方向的长度。还可以定义为厚度)的图案的样子。图4 (B)表示图4 (A)所示的线条图案的A-A’剖面的侧视图。图5 (A)表示因压曲而倾倒的图案的俯视图，为了参照，还用虚线示出了压曲发生前的线条图案7。图5 (B)和图4 (B)—样，是表示图5 (A)所示的线条图案的A-A’剖面的侧视图。如图5(A)所示，可知当发生了压曲的情况下图案以某固定的周期弯曲。该周期被称为压曲周期λ，所以在图5 (A)中用λ表示。
[0054]数值计算的结果，可知压曲的发生条件用以下的式I来表示。
[0055][式I]
f h V Cr
[0056]ξ 丨一I — > k(I)
{ w J E
[0057]y:压曲因子
[0058]σ:残余应力(Pa)
[0059]E:杨氏模量(Pa)
[0060]w:图案宽度[0061]h:图案高度
[0062]k:压曲系数
[0063]上述式I左边是将残余应力σ和杨氏模量E之比乘以高宽比h/w的平方而得到的无量纲的值。我们将该值定义为压曲因子Y。另一方面，上述式I的右边k是被称为压曲系数的无量纲的值，压曲因子Y在超过压曲系数k时发生压曲。数值计算的结果可知在图案的高度h (例如参照图4 (B))和图5所示的压曲周期λ以及图案高度h关系密切。在图6中示出了表示压曲系数k和值λ/h (无量纲)的关系的数值计算结果。从数值计算结果中可知，压曲系数k是值λ/h的函数，不管材料、膜厚度如何，在λ/h是3.3时取最小值1.1。
[0064]已知在半导体器件中一般使用的材料,例如Si02、Si3N4等具有相当于杨氏模量E的百分之几的残余应力σ，因而式I的左边必然具有有限的值。因此，如果高宽比h/w变大，则上述式I的左边的值变大，在变成比压曲系数k大的时刻发生压曲。如果假设σ/Ε是1%，则高宽比h/w在11左右，压曲因子Y超过压曲系数k的最小值1.1而有可能发生压曲。
[0065]以下，说明压曲周期λ可以取得的值的制约。当线条图案的长度是有限的值L的情况下(长度的定义设为如图4 (A)所示)，压曲周期λ必须满足以下的条件。
[0066][式2]
[0067]L = n λ/2(2)
[0068]n:正的整数
[0069]如上所述，最容易发生压曲的地方(即压曲系数k取最小值1.1的地方)是在λ/h是3.3时，即是在λ的值是3.3h的情况下。如果考虑它和式2的关系，则作为λ /h的值可以取3.3是L变成1.65h的倍数时。即，如果L和h的关系满足L=L 65h的关系，则k始终取最小值1.1，在更小的应力、小的高宽比下发生压曲。
[0070]另一方面，当L比1.65h小的情况下，作为λ的值只能取比3.3h小的值。因而，λ /h必然比3.3小，k也必然比最小值1.1大。因而，发生压曲所需要的应力变大，允许的高宽比也变大。
[0071]例如，当L=1.65h时，λ可以取的值是3.3h、3.3h/2、3.3h/3…。因而，λ/h可以取的值是3.3、3.3/2、3.3/3…。根据图6所示的关系，k取最小值1.1是在λ =3.3h的周期时。因此，周期λ =3.3h的扭曲容易发生。
[0072]当小到L=0.5h时，λ可以取的值是h、h/2、h/3...，λ/h可以取的值是1、1/2、1/3...。如果结合图6的关系来说，则k可以取得的范围是λΛ=1相比在左侧，k变成最小是在λΛ=1，即是λ =h的周期时。根据图6所示的关系，此时的k变成4.0。该k值大到L=L 65h时的约3.6倍。如果考虑式I的压曲发生条件，则在将图案长度的值从1.65h缩短到0.5h时，发生压曲所需要的应力增大到3.6倍。即，变得难以发生压曲。
[0073]因而，可知通过使图案长度L的大小小于图案高度h的1.65倍，能够抑制因压曲引起的扭曲。
[0074]而且，在本实施例中，以单一的线条图案为例子进行了说明，但如果是通过蚀刻分离面状层叠膜而形成线条与间隙状的图案的形态的微细加工处理，则发生压曲的机理是相同的。因而，当然上述的微细加工处理一般可以应用本实施例的知识。
[0075](实施例2)
[0076]在本实施例中，说明将在实施例1中说明的手法应用于3D-NAND制造处理而抑制压曲引起的扭曲的例子。
[0077]图7中示出了构成本实施例的3D-NAND的冲模的外观图。图7所示的冲模具有集成4个3D-NAND的存储器单元70和周边电路71的结构。各个存储器单元的结构和图1所示的存储器单元大致相同，但将控制栅群31的高宽比规定为难以发生压曲的值。
[0078]接着，对于发生压曲的3D-NAND结构和未发生压曲的3D-NAND结构，对它们进行比较来进行说明。如上所述，发生压曲是在形成槽32而将Si3N4膜2和SiO2膜3的层叠膜分离形成为线条与间隙图案的蚀刻时，所以先详细说明线条与间隙图案的形成处理。
[0079]图8?13是说明上述的线条与间隙图案的形成处理的图。图8 (A)?(C)是通过三视图表示图2 (A)所示的状态的存储器单元的图，图13是表示图2 (B)所示的状态的存储器单元、即蚀刻结束后的存储器单元的三视图。另外，为了防止图面复杂，对于图9?图11只示出在X方向上观察Si3N4膜和SiO2膜的层叠膜所得到的正视图，对于表示蚀刻之前的状态的图12通过三视图来显示。
[0080]在图8 (C)中示出在Si基板I上进一步层叠34层由Si3N4膜2和5丨02膜3组成的控制栅层30的层叠膜(S卩，Si3N4膜2和SiO2膜3各34层，合计68层的层叠膜)的正视图。Si3N4膜2和SiO2膜3的膜厚度各自是30nm，所以总膜厚度大致是2μπι。而且，为了作图方便，在图中层叠数记载了 8层的剖面图，但实际上总层叠数制成68层的样品而进行了实验。在构造物的内部形成通道孔4，内部通过多晶硅填埋。最下层的Si3N4膜2的字线方向(在本实施例中是y方向)的长度是L，控制栅群31的高度是h。而且，为了图示方便，只示出了 Si基板I的一部分，而实际上Si基板在纸面的横向以及前后方向上展开。
[0081]首先，如图8 (A)或者(C)所示那样，通过作为层间绝缘材料的SiO2膜8来填埋该构造物的阶梯状结构上部的什么也没有的部分。接着，在该样品上通过CVD顺序层叠厚度Iym的非晶形碳(a-C)膜9和厚度IOOnm的SiON膜10(图9)。进而，在其上通过LER少的称为纳膜压印的手法来形成图10所示那样的线宽度50nm、间隙宽度50nm的线条与间隙状的抗蚀剂掩模U。在后面的蚀刻工序中，需要线分割到最下层的Si3N4膜2，所以线条图案的长度必须是与最下层的Si3N4膜2的y方向的长度L相同或者其以上。在本例子中，形成长度L的抗蚀剂图案。沿着所形成的抗蚀剂掩模11蚀刻SiON膜10而形成SiON掩模(图11)。同样，沿着所形成的SiON掩模，蚀刻a-C膜9而形成a-C掩模。在图12 (A)?(C)中，分别表示形成有a-C掩模的状态的存储器单元俯视图、侧视图、正视图。从图12 (A)以及(B)的对比可知，在通道孔4上形成a-C掩模，形成在y方向上延伸的线条与间隙的图案。最终形成的a-C掩模的厚度是I μ m，线宽度和间隙宽度各是50nm。
[0082]最后，沿着上述a-C掩模连续地等离子蚀刻Si3N4膜2和SiO2膜3。由此，在层叠膜上形成槽32，分离形成线条与间隙图案状的控制栅群31 (图13)。控制栅群31的长边方向的最大长度、即阶梯状结构的最下层的控制栅层30的长边方向的长度是L，控制栅群31的宽度、即通过槽分离的方向的长度是W。从图1 (C)可知，字线34在上述长边方向上平行地形成，位线33在上述宽度方向上平行地形成。如果对比图13 (A)?(C)则可知，在蚀刻之后的状态下，在控制栅群31之间的槽32上什么也不填埋，仅通过层叠膜的刚性处于树立的状态(阶梯状结构的上部通过作为层间绝缘材料的SiO2膜8填埋)。
[0083]使用以上的处理，制成控制栅群31的长度L是6.6 μ m的样品和440nm的2个样品，进行了是否发生压曲的试验。
[0084]6.6 μ m是最终图案高度2 μ m的1.65倍即3.3 μ m的倍数，从实施例1的考察推测为非常容易发生压曲，另一方面440nm比3.3 μ m小，推测为难以发生压曲。
[0085]对于长度L是6.6 μ m的样品，在图12的工序中在将a_C膜9蚀刻到500nm的时刻发生了扭曲。关于这种情况，图14 (A)中示出计算针对能够取得的多种压曲周期X=2L/η计算的压曲系数k和蚀刻深度h的关系、以及这些压曲系数k的最小值和压曲因子Y的值和蚀刻深度h的关系的结果。长度L长到6.6μπι，所以作为压曲周期λ可以取小于等于13.2μπι的各种值。因此，压曲系数k的最小值是1.1而几乎没有变化。与此相对，压曲因子Y与蚀刻深度h的平方成比例地增加。而后，如果蚀刻深度达到500nm，则压曲因子Y变成比压曲系数k的最小值大。此时，a-C膜9变成高度h是500nm、宽度w是50nm的高宽比10的图案。另外，因为在本研究中使用的a-C具有相当于杨氏模量E的1.2%的残余应力σ，所以压曲因子Y变成1.2。在该时刻压曲因子Y比压曲系数k大，所以认为因压曲发生了扭曲。
[0086]接着说明长度L是440nm的样品的试验结果。结果良好，即使蚀刻到a_C膜9的底部也没有发生因压曲引起的扭曲。关于这种情况，图14 (B)中示出了计算针对可以取得的多种压曲周期λ =2L/n计算的压曲系数k和蚀刻深度h的关系、以及这些压曲系数k的最小值和压曲因子Y的值和蚀刻深度h的关系的结果。在本实验中设定的长度L短到440nm。因此，作为压曲周期λ，只能取2L、即小于等于0.88 μπι的值。因此，在成为2L/h=3.3的蚀刻深度h=266nm以上处，压曲系数k的最小值增加。因此，即使在压曲因子Y超过1.1的蚀刻深度500nm即高宽比10中，压曲因子、低于压曲系数k，所以不发生因压曲引起的扭曲。
[0087]S卩，如果考虑直到蚀刻中途的过程，则为了抑制压曲，在比较压曲因子Y变成1.1前后的高宽比10相当的蚀刻深度Ii1和满足2Ιν\=3.3的Iitl的情况下，Ii1 > h0必须成立。换句话说，图案的长度L必须小于宽度w的16.5倍。
[0088]接着，使用通过上述试验制成的a-C掩模，蚀刻其下部的Si3N4膜和SiO2膜的层叠膜。在图15(B)中表示层叠膜的蚀刻深度和压曲因子Y以及压曲系数k的最小值的关系。Si3N4膜和SiO2膜的残余应力都是杨氏模量的1.0%。图横轴的范围设定在从O到作为层叠膜的厚度的2μπι。压曲因子Y的值与高度的平方成比例地增加。与此相对，压曲系数k的最小值和图14 (B)的情况一样在蚀刻深度h=266nm以上处增加。因此，在从O到2 μ m的范围中，压曲因子Y的值始终比压曲系数k的最小值小，所以认为不发生因压曲引起的扭曲，即使在实际的试验中在层叠膜的蚀刻中也没有发生压曲。
[0089]接着，代替a-C使用残余应力少的有机材料的涂敷膜(SOC)进行同样的评价。对于制成的样品，掩模与a-C的情况一样,是控制栅群31的长度L是6.6 μ m和440nm两种。另夕卜，假设SOC掩模的厚度是I μ m，线宽度和间隙宽度各是50nm。对于S0C，残余应力σ只有杨氏模量E的0.16%。因而，即使蚀刻SOC掩模至I μ m而高宽比达到20%的状态下，压曲因子Y也是0.64，比压曲系数k的最小值1.1还小。因此，即使是长度L为6.6μπι和440nm的任一种样品，都不会发生由压曲引起的扭曲。[0090]接着，使用该SOC掩模按照图13中所示的要领来蚀刻Si3N4膜和SiO2膜的层叠膜。对于长度L是6.6 μ m的样品，在将层叠膜蚀刻到深度550nm的时刻发生扭曲。对于这种情况，图15 (A)中示出针对可以取得的多种压曲周期X=2L/n计算的压曲系数k和蚀刻深度h的关系、以及计算这些压曲系数k的最小值和压曲因子Y的值和蚀刻深度h的关系的结果。在本实验中设定的长度L短至6.6 μ m。因此，成为上述的2L/h=3.3的蚀刻深度也大到h=4.0 μ m0因而，在从O到2μπι之间压曲系数k的最小值是1.1，并且大致固定。与此相对,压曲因子Y与蚀刻深度h的平方成比例地增加。而后，如果蚀刻深度达到550nm，则压曲因子Y变得比压曲系数k的最小值大。此时的高宽比是11。另外，如果考虑层叠膜的残余应力σ是Si3N4膜和SiO2膜的杨氏模量E的1.0%左右，则此时的压曲因子Y是1.21。因而在此时刻压曲因子超过压曲系数，认为因压曲发生了扭曲。
[0091]另一方面，对于长度L是440nm的样品，没有发生因压曲引起的扭曲。图案长度是440nm，所以这种情况下的压曲系数k的最小值和压曲因子、对蚀刻深度h的依赖性与图15 (B)相同。因而，在从蚀刻深度O到2μπι的范围中，压曲因子Y的值始终比压曲系数k的最小值小，所以不发生压曲。
[0092]如上所述，对于残余应力为杨氏模量E的百分之几的层叠膜，如果高宽比变大(例如大于等于10)，则有可能发生因压曲而引起扭曲。作为其对策，使掩模的线条图案的长度L变短是有效的，需要该值至少设为被蚀刻材料的厚度h的1.65倍以下。即，在层叠膜的上部形成具有层叠膜底面的长度的1.65倍以下的长度的掩模图案，将其作为掩模进行蚀刻，从而能够抑制在层叠膜发生的扭曲。图16是通过立体图示出了如上述那样规定了高宽比的本实施例的控制栅群。在本实施例中说明的3D-NAND中，在存储器单元内形成多个图16所示的控制栅群，具备抑制扭曲发生的结构。
[0093]另外，在本实施例中，将构成控制栅群31的各控制栅层30的膜厚度和层叠数各自设为固定，在调整了最下层的长度(即L)的条件下进行比较实验，但是，即使在将L设为固定而进行控制栅群31的高度(即改变控制栅层30的膜厚度或者层叠数)的比较实验当然也可以得到同样的结果。
[0094]进而，如果还考虑蚀刻过程中的情况，则优选将线条图案的长度L设为高宽比(h/w)变成10的蚀刻深度的1.65倍以下。这种情况下，从h/w=10且L < 1.65h的关系优选L< 16.5w,即小于图案宽度w的16.5倍。
[0095]另外，当将线条图案的长度L设为图案宽度w的16.5倍以下的情况下，与一个栅电极5连接的通道孔4的数量有可能比所希望的数量少，但这种情况下，例如如图17所示，如果扩大层叠膜的图案宽度w而排列多列的通道孔，则能够增大与一个栅电极5连接的通道孔4的数量。
[0096]以上，在本实施例中，说明了将蚀刻深度或者层叠膜底面的长度设定在规定范围，将高宽比设为难以发生压曲的值，从而抑制扭曲的发生的手法。层叠膜的残余应力在通过CVD形成的膜中特别大，所以本实施例的手法对于通过CVD形成的层叠膜特别有效，但对于通过单层膜或者其他的膜形成方法(例如溅镀法等)形成的膜也有效。另外，作为控制栅群那样的有源元件进行动作的层叠膜大多层叠形成导电性膜和绝缘膜，这种层叠膜大多通过CVD形成。因而，本实施例的扭曲抑制手法也可以说对用于构成多个有源元件的层叠膜的蚀刻特别有效。[0097](实施例3)
[0098]在本实施例中，说明作为另一个扭曲机理的弯曲放大现象和弯曲放大的抑制原理。对于通过光刻形成的掩模，存在被称为线边缘粗糙(Line-Edge-Roughness:LER)的缺陷，线条图案的掩模具有数纳米(nm)左右弯曲的特征。由于该弯曲而发生大的扭曲的现象是弯曲放大现象。例如，假设存在如图18 (A)那样周期λ的正弦波状地左右弯曲的线条图案7。图18 (B)表示图18 (A)的Α-Α’剖面图，但在该状态下未倾倒而树立。现在，如果将表示弯曲的正弦波的振幅假想成％，则该图案的位置坐标用下式表示。
[0099][式3]
【权利要求】
1.一种半导体装置的制造方法，该半导体装置的制造方法具备3维存储器单元的形成工序，该形成工序包含: 多层层叠由绝缘层和导电体层的层叠膜构成的控制栅层的工序； 在该多层层叠的控制栅层形成通道孔的工序；以及 在上述多层层叠的控制 栅层通过蚀刻形成槽而分离上述多层层叠的控制栅层，形成多个控制栅群的工序， 该半导体装置的制造方法的特征在于: 将上述控制栅群的长边方向的最大长度除以该控制栅群的高度所得到的比规定在不发生压曲的范围。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于:上述控制栅群的高度除以该控制栅群的短边方向的长度所得到的值大于等于10。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于: 上述比小于1.65。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于: 上述最大长度与作为在上述控制群中的被分离了的方向的长度的宽度的比小于16.5。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于: 在上述控制栅群的内部形成多列上述通道孔。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于: 预先确定上述控制栅层的厚度和层叠数，将上述控制栅群的长边方向的最大长度形成为规定长度，从而将上述比设定在不发生上述压曲的范围。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于: 预先确定上述控制栅群的长边方向的最大长度，将上述控制栅层的厚度和层叠数设定在规定范围内，从而将上述比设定在不发生上述压曲的范围。
8.根据权利要求1至7中的任意一项所述的半导体装置的制造方法，其特征在于: 将上述控制栅群形成为上方的控制栅层的长度比下方的控制栅层的长度还短那样的阶梯状形状， 将上述控制栅群的长边方向的最大长度除以高度所得到的比通过上述阶梯状形状的最下层的控制栅层的长度与上述阶梯状形状整体的高度之比来规定。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于: 形成多个控制栅群的工序包括: 在上述多层层叠的控制栅层上形成线条与间隙图案的工序；以及 将该线条与间隙图案作为掩模而将上述多层层叠的控制栅层蚀刻至最下层的工序， 上述线条与间隙图案具有各个图案相互按照相同相位弯曲的形状，是上述通道孔位于该弯曲的拐点位置的形状。
10.一种半导体装置，该半导体装置具备: 多个控制栅群，层叠有多个控制栅层且相互通过槽分离； 通道孔，形成于该控制栅群； 位线，经由电极与上述控制栅群连接；以及 字线，经由接触孔与上述控制栅层连接，该半导体装置的特征在于: 该控制栅群的长边方向的最大长度除以该控制栅群的高度所得到的比是不发生压曲的范围的值。
11.根据权利要求10所述的半导体装置，其特征在于: 上述比小于1.65。
12.根据权利要求11所述的半导体装置，其特征在于: 上述最大长度与上述控制栅群的宽度之比小于16.5。
13.根据权利要求12所述的半导体装置，其特征在于: 在上述控制栅群的内部形成多列上述通道孔。
14.根据权利要求10所述的半导体装置，其特征在于: 上述多个控制栅群具备相互按照相同相位弯曲的形状， 上述通道孔形成于上述弯曲的形状的拐点位置。
15.根据权利要求10至14中的任意一项所述的半导体装置，其特征在于: 上述控制栅群具有以上方的控制栅层的长度比下方的控制栅层的长度还短的方式形成的阶梯状形状， 将上述控制栅群的长边方向的最大长度除以高度所得到的比通过上述阶梯状形状的最下层的控制栅层的长度与上述阶梯状形状整体的高度之比来规定。
【文档编号】H01L27/115GK103904033SQ201310330352
【公开日】2014年7月2日 申请日期:2013年8月1日 优先权日:2012年12月25日
【发明者】小藤直行, 根岸伸幸, 石村裕昭 申请人:株式会社日立高新技术