半导体设置及其制造方法

半导体设置及其制造方法
【专利摘要】本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。
【专利说明】半导体设置及其制造方法

【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种包括鳍(fin)结构的半导体设置及其制造方法。

【背景技术】
[0002]随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。FinFET包括在衬底上竖直形成的鳍，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。
[0003]图1(a)示出了一种常规的鳍结构，且图1(b)示出了以图1(a)所示的鳍结构为基础的FinFET。如图1(a)所示,可以在衬底101上形成鳍102。在图1(a)所示的示例中，鳍102与衬底101为一体。另外，如图1(b)所示，FinFET可以包括在衬底101上形成的与鳍102交叉的栅堆叠。例如，栅堆叠可以包括栅介质层103和栅导体层104。另外，栅堆叠两侧可以形成有侧墙(spacer) 105。为了隔离栅堆叠和衬底，衬底上可以形成有隔离层(未示出)，栅堆叠形成于该隔离层之上。
[0004]另外，图2(a)示出了另一种常规的鳍结构，且图2(b)示出了以图2(a)所示的鳍结构为基础的FinFET。如图2(a)所示，可以在衬底201上形成鳍202，该鳍202整体上呈T形。此外，如图2(b)所示，FinFET可以包括在衬底201上形成的与鳍202交叉的栅堆叠。例如，栅堆叠可以包括栅介质层203和栅导体层204。另外，栅堆叠两侧可以形成有侧墙(spacer)205。
[0005]相比于图1 (b)所示的FinFET，图2 (b)所示的FinFET可以改善器件底部的亚阈值特性。然而，在T形鳍的两个分支相交之处，例如图2(b)中箭头所指区域，由于距离栅极较远，从而亚阈值区域性能欠佳。


【发明内容】

[0006]本公开的目的至少部分地在于提供一种半导体设置及其制造方法。
[0007]根据本公开的一个方面，提供了一种半导体设置，包括:衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。
[0008]根据本公开的另一方面，提供了一种制造半导体设置的方法，包括:在衬底上依次形成第一半导体层和第二半导体层的堆叠；对第二半导体层进行构图，使第二半导体层中的一部分具有减小的厚度；以及对第一半导体层进行构图，使得构图后的第一半导体层和构图后的第二半导体层整体上呈T形，且构图后的第一半导体层与第二半导体层中厚度减小的所述部分相对。
[0009]根据本公开的示例性实施例，鳍整体上呈T形，从而可以呈现良好的亚阈值特性。此外，由于鳍的第二部分(至少)在与鳍的第一部分相对应的区域处具有减小的厚度，从而可以获得更好的短沟道效应控制。

【专利附图】

【附图说明】
[0010]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0011]图1(a)是示出了常规鳍结构的一示例的透视图，图1(b)是示出了以图1(a)所示的鳍结构为基础的示例FinFET的透视图；
[0012]图2(a)是示出了常规鳍结构的另一示例的透视图，图2(b)是示出了以图2(a)所示的鳍结构为基础的另一示例FinFET的透视图；
[0013]图3(a)是示出了根据本公开实施例的包括鳍结构的半导体设置的透视图，图3(b)是示出了以图3(a)所示的鳍结构为基础的示例FinFET的透视图；
[0014]图4-9是示出了根据本公开另一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图；
[0015]图10-14是示出了根据本公开又一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图；
[0016]图15是示出了根据本公开再一实施例的半导体设置的示意图。

【具体实施方式】
[0017]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0018]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0019]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0020]根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在衬底上形成的鳍(fin)结构。该鳍结构整体上呈T形，从而例如可以包括相交的第一部分和第二部分，以分别构成“T”的第一分支(例如,竖直延伸部分)和第二分支(例如，横向延伸部分)。这种T形鳍结构有助于改善亚阈值特性。
[0021]鳍的第二部分可以在与第一部分相对应的区域处具有减小的厚度。通常，第一部分可以基本上对准于第二部分的中部。因此，第二部分可以在其中部具有减小的厚度。这种减小的厚度可以各种方式实现。例如，厚度可以从端部向着中部具有阶跃变化，或者可以逐渐变化。根据一有利示例，第二部分在与第一部分相反一侧的表面向着中部逐渐凹入。这种形式的第二部分便于制作。例如，这可以通过第二部分的半导体材料本身的晶面来形成这种厚度变化。具体地，例如衬底的表面可以为(100)取向，而第二部分在与第一部分相反一侧的表面可以包括{111}晶面。
[0022]根据一示例，第一部分和第二部分可以包括相对于彼此具有刻蚀选择性的材料，从而可以方便地对它们进行分别构图，以形成所需的形状。
[0023]根据本公开的一些示例，半导体设置可以如下来制作。例如，可以在衬底上依次形成第一半导体层和第二半导体层的堆叠。可以对第一半导体层和第二半导体层分别进行构图来形成T形鳍结构，例如，可以将第二半导体层构图为对应于T形的横向延伸部分，而将第一半导体层厚度为对应于T形的竖直延伸部分。另外，第二半导体层进一步形成为在与第一部分相对应的区域处具有减小的厚度。
[0024]根据一示例，第二半导体层的构图例如可以如下进行。具体地，可以先在衬底上形成一保护层，用以在对第二半导体层构图的过程中例如保护衬底和第一半导体层。该保护层可以被平坦化以露出第二半导体层。然后，可以对第二半导体层进行湿法刻蚀。这种湿法刻蚀例如可以停止于第二半导体层的{111}晶面，从而相对于例如(100)取向的衬底表面可以形成从端部向着中部厚度逐渐减小的形状。
[0025]根据另一示例，第二半导体层的构图例如可以如下进行。具体地，同样可以先在衬底上形成一保护层。该保护层可以被平坦化以露出第二半导体层。接着，可以对第二半导体层进行选择性刻蚀，以使其相对于保护层凹入。可以在凹入的第二半导体层上，在保护层的侧壁上形成侧墙(spacer)。之后，可以对侧墙和第二半导体层两者一起进行各向异性刻蚀，例如反应离子刻蚀(RIE)。在侧墙被去除时，由于第二半导体层中部未被侧墙覆盖，从而被刻蚀最多；而在两端，由于侧墙的存在，从而刻蚀较少。因此，可以形成中部相对于端部厚度减小的形状。
[0026]在如上所述对第二半导体层进行构图之后，可以去除保护层，然后对第一半导体层进行构图。例如，可以对第一半导体层进行选择性刻蚀，使其侧面相对于第二半导体层的相应侧面凹入。
[0027]本公开可以各种形式呈现，以下将描述其中一些示例。
[0028]图3(a)示出了根据本公开实施例的包括鳍结构的半导体设置，且图3(b)示出了以图3(a)所示的鳍结构为基础的FinFET。
[0029]如图3(a)所示，该半导体设置可以包括衬底301以及在衬底上形成的鳍。衬底301可以包括体半导体衬底如S1、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体娃衬底及娃系材料为例进行描述。
[0030]鳍可以包括第一部分302-1和第二部分302-2。第一部分302_1可以在衬底301上大致竖直延伸，第二部分302-2可以大致横向延伸，从而它们整体上呈T形。第一部分302-1可以大致对准于第二部分302-2的中部。在衬底301包括Si的情况下，第一部分302-1例如可以包括SiGe，高度可为约15-50nm，宽度可为约5_30nm，第二部分302-2可以包括Si，宽度可为10-40nm，厚度可为10-30nm。当然，本公开不限于此。第一部分302-1和第二部分302-2可以包括各种合适的半导体材料和合适的尺寸设置。
[0031]第二部分302-2在与第一部分302-1相对应的区域(在图3(a)所示的示例中，其中部)处具有减小的厚度。具体地，在图3(a)的示例中，第二部分302-2与第一部分302-1相反一侧的表面(图中上表面)从端部向着其中部(中线)倾斜。
[0032]这里需要指出的是，第二部分302-2的上表面不限于图3(a)所示的光滑平面。例如，该表面可以具有由于制造工艺导致的凹凸起伏等，或者整体上可以并非呈平面状，而是可以有一定弯曲。
[0033]另外，如图3(b)所示，示例FinFET可以包括在衬底301上形成的与鳍(302_1和302-2)交叉的栅堆叠。具体地，栅堆叠可以包括栅介质层303和栅导体层304。例如，栅介质层303可以包括高K栅介质如HfO2,厚度为l-5nm ;栅导体层304可以包括金属栅导体。另外，栅介质层303还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层303和栅导体层304之间，还可以形成功函数调节层(图中未示出)。另外，栅堆叠两侧形成有栅侧墙305。例如，栅侧墙305可以包括氮化物，厚度为约5_20nmo
[0034]在衬底301上可以形成有隔离层(未示出)，栅堆叠形成于该隔离层之上。在衬底为SOI衬底的情况下，可以不需要另外形成隔离层。
[0035]图4-9是示出了根据本公开另一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图。
[0036]如图4所示，提供衬底1000，例如体硅衬底。在该示例中，衬底1000的表面取向为(100)。另外，在衬底1000上例如通过外延生长，依次形成第一半导体层1002和第二半导体层1004。例如，第一半导体层1002可以包括SiGe，厚度为约15_50nm，第二半导体层1004可以包括Si，厚度为约10-30nm。这样，衬底1000、第一半导体层1002和第二半导体层1004中相邻的每两层之间相对于彼此可以具有刻蚀选择性，以便于随后进行处理。本领域技术人员明了，可以选择其他合适的材料，只要能够提供这种刻蚀选择性。
[0037]接下来，如图5所示，例如可以通过光刻，对第二半导体层1004和第一半导体层1002进行构图，以形成它们的堆叠。构图后堆叠的宽度可为约10-40nm。这种构图例如可以通过反应离子刻蚀(RIE)实现。
[0038]然后，如图6所示，可以通过淀积，在衬底1000上形成保护层1006。保护层1006例如可以包括氧化物(如，氧化硅)。该保护层1006可以被形成为覆盖第一半导体层1002和第二半导体层1004的堆叠，然后对其进行平坦化处理例如化学机械抛光(CMP)，以露出第二半导体层1004，以便随后对第二半导体层1004进行构图。
[0039]这里需要指出的是，如果第二半导体层1004的材料相对于衬底1000和第二半导体层1002的材料具有足够的刻蚀选择性，甚至可以省略这种保护层1006。
[0040]随后，如图7所示，可以对第二半导体层1004进行湿法刻蚀。在此，可以采用碱性腐蚀液，例如稀释KOH溶液、TMAH(四甲基氢氧化氨溶液)等。这种湿法刻蚀例如可以停止于第二半导体层1004的{111}晶面。从而，第二半导体层1004的上表面形成从端部向中部倾斜的形状，如图7所示。例如，该上表面可以包括第一部分1004a(例如，(1，-1，1)取向)和第二部分1004b (例如，(I, -1, -1)取向)。
[0041]这里需要指出的是，(100)的衬底表面取向以及{111}的第二半导体层表面晶面仅仅是示例，本公开不限于此。本领域技术人员可以想到衬底表面的其他取向以及第二半导体层上表面的其他取向，只要它们能够实现第二半导体层中部厚度减小的形状。
[0042]随后，可以如图8所示，可以通过选择性刻蚀如RIE，去除保护层1006。然后，可以如图9所示，对第二半导体层1002进行选择性刻蚀如湿法刻蚀，使得其两侧相对于第二半导体层1004的相应侧面凹入，从而第一半导体层1002和第二半导体层1004整体上可以呈T形。在该示例中，可以采用HN03:H20:HF、HF:H2O2:H2O, H3PO4-KH2PO4-NaOH缓冲液和NH4OH:H2O2:H2O等腐蚀液。例如，比例为I: I: 5的NH4OH: H2O2: H2O溶液在SiGe中Ge含量为40%时的刻蚀选择比为36: I (SiGe: Si)，在Ge含量为55%时的选择比为117: KSiGe: Si)。
[0043]这样，就得到了根据该实施例的鳍结构。如图9所示，该鳍结构包括整体上呈T形的第一部分1002和第二部分1004。第一部分1002大致对准于第二部分1004的中部，且第二部分1004的上表面具有从端部向中部倾斜的形状。
[0044]图10-14是示出了根据本公开又一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图。
[0045]如图10所示，可以在衬底2000上形成第一半导体层2002和第二半导体层2004的堆叠。这例如可以通过以上结合图4和5描述的处理来进行。此外，在衬底2000上可以也形成保护层2006。关于衬底2000、第一半导体层2002、第二半导体层2004和保护层2006的进一步详情，可以参见上述实施例。
[0046]然后，如图11所示，可以对第二半导体层2004进行选择性刻蚀如RIE，以使其相对于保护层2006凹入。对第二半导体层2004的刻蚀深度可以占第二半导体层2004总厚度的约1/5-1/2。例如，第二半导体层2004在刻蚀之前厚度可为约12-60nm，而在刻蚀之后厚度可为约10-30nm。接着，可以如图12所示，在凹入的第二半导体层2004的表面上，沿保护层2006的侧壁，形成侧墙(spacer) 2008。例如，可以通过在图11所示结构的表面上淀积一层非晶娃，然后对非晶娃进行RIE，来形成侧墙2008。每一侧的侧墙2008的厚度可以占半导体层堆叠总宽度的约1/6-1/4，例如为约2-10nm。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
[0047]之后，可以如图12中的箭头所示，对侧墙2008和第二半导体层2004两者(在本示例中，均为Si)进行各向异性刻蚀，如RIE。由于形成侧墙的工艺，侧墙2008覆盖第二半导体层2004的端部，并且可以呈现从保护层2006的侧壁一侧向相反一侧高度降低的形状。由于这种形式的侧墙2008，第二半导体层2004的中部受到的刻蚀量最大，而向着其两端，刻蚀量逐渐降低。当通过刻蚀去除侧墙2008时，如图13所示，第二半导体层2004的表面可以形成从端部向中部倾斜的形状。
[0048]之后，可以如以上结合图8和9所述，去除保护层2008，并选择性刻蚀第一半导体层2002，得到如图14所示的鳍结构。该鳍结构与图9所示的鳍结构具有相似的形状。
[0049]根据本公开实施例的鳍结构，如以上图9和14所示的鳍结构，可以制作各种半导体器件如FinFET。
[0050]图15示出了根据本公开一示例的FinFET。如图15所示,该FinFET包括在衬底3000上形成的鳍。鳍包括整体上呈T形的第一部分3002和第二部分3004。第一部分3002可以大致对准于第二部分3004的中部。第二部分3004在与第一部分3002相对应的区域(在图15所示的示例中，其中部)处具有减小的厚度。这种鳍例如可以通过上述方法来制作。
[0051]另外，该FinFET还可以包括在衬底3000上形成的与鳍交叉的栅堆叠。栅堆叠可以包括栅介质层3006和栅导体层。栅介质层3006例如可以包括高K栅介质例如HfO2，厚度为约l-5nm。另外，栅介质层3006还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层可以包括金属栅导体。例如，栅导体层可以包括第一金属层3008和第二金属层3010。例如，第一金属层3008为功函数调节层，可以包括TiN、TaN、TiAlN中任一项或其组合，厚度可为约2nm_50nm ;第二金属层3010为电阻调节层，可以包括多晶硅、Cu、Al、T1、Mo、Ta、W中任一项或其组合，厚度可为约10nm-100nm。本领域技术人员知道多种方式来形成这种FinFET。
[0052]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0053]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【权利要求】
1.一种半导体设置，包括: 衬底；以及 鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形， 其中，第二部分在与第一部分相对应的区域处具有减小的厚度。
2.根据权利要求1所述的半导体设置，其中，第一部分大致与第二部分的中部对准，第二部分在与第一部分相反一侧的表面向着中部逐渐凹入。
3.根据权利要求2所述的半导体设置，其中，衬底的表面为(100)取向，第二部分在与第一部分相反一侧的表面包括{111}晶面。
4.根据权利要求1所述的半导体设置，其中，衬底包括Si，第一部分包括SiGe，第二部分包括Si。
5.根据权利要求1所述的半导体设置，还包括:在衬底上形成的与鳍交叉的栅堆叠。
6.一种制造半导体设置的方法，包括: 在衬底上依次形成第一半导体层和第二半导体层的堆叠； 对第二半导体层进行构图，使第二半导体层中的一部分具有减小的厚度；以及对第一半导体层进行构图，使得构图后的第一半导体层和构图后的第二半导体层整体上呈T形，且构图后的第一半导体层与第二半导体层中厚度减小的所述部分相对。
7.根据权利要求6所述的半导体设置，其中，对第二半导体层进行构图包括: 在衬底上形成保护层，且对该保护层进行平坦化处理，以露出第二半导体层； 对第二半导体层进行湿法刻蚀。
8.根据权利要求7所述的半导体设置，其中，衬底的表面为(100)取向，第二部分在与第一部分相反一侧的表面包括{111}晶面。
9.根据权利要求6所述的半导体设置，其中，对第二半导体层进行构图包括: 在衬底上形成保护层，且对该保护层进行平坦化处理，以露出第二半导体层； 对第二半导体层进行选择性刻蚀，以使其相对于保护层凹入； 在第二半导体层上在保护层的侧壁上形成侧墙； 对侧墙和第二半导体层进行各向异性刻蚀，以去除侧墙。
10.根据权利要求7或9所述的半导体设置，其中，对第一半导体层进行构图包括: 去除保护层； 对第一半导体层进行选择性刻蚀，使其侧面相对于第二半导体层的相应侧面凹入。
【文档编号】H01L29/06GK104347681SQ201310331347
【公开日】2015年2月11日 申请日期:2013年8月1日 优先权日:2013年8月1日
【发明者】尹海洲, 张珂珂 申请人:中国科学院微电子研究所