非易失性存储装置制造方法
非易失性存储装置制造方法
【专利摘要】本发明提供非易失性存储装置，根据一实施方式，具备：在第1方向延伸并在与上述第1方向正交的第2方向排列的多个第1布线；在上述第1布线的各个上排列并在与包含上述第1方向和上述第2方向的平面交叉的第3方向延伸的多个第2布线；和存储器膜。在上述多个第2布线的各个和上述第1布线间设置控制元件。上述控制元件具备在上述第3方向延伸的导电部和与上述导电部的侧面隔着第1绝缘膜对向的控制电极。在上述第1布线上在上述第1方向排列的多个上述导电部的端部，设置调节部。在上述多个导电部中的端部配置的上述导电部和上述调节部之间，设置第1外缘电极。
【专利说明】非易失性存储装置
[0001]本申请以美国专利临时申请61/823498号(申请日:2013年5月15日)为基础申请，享受优先权。本申请通过参照该基础申请,包含其全部内容。
【技术领域】
[0002]本发明的实施方式涉及非易失性存储装置。
【背景技术】
[0003]在存储单元采用电阻变化膜等的3维构造的非易失性存储装置的开发获得进展。这些存储装置往往采用半导体装置的制造工艺即所谓的半导体工艺制造。通过半导体工艺的微细化技术，可以提高集成度，增大存储容量。但是，半导体工艺中，也有发生加工偏差，制造成品率降低的情况。
【发明内容】
[0004]本发明的实施方式提供制造成品率高的非易失性存储装置。
[0005]根据一实施方式，非易失性存储装置具备:在第I方向延伸并在与上述第I方向正交的第2方向排列的多个第I布线；在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸的多个第2布线；和存储器膜。在上述多个第2布线的各个和上述第I布线之间设置控制元件。上述控制元件具备在上述第3方向延伸的导电部和与上述导电部的侧面隔着第I绝缘膜对向的控制电极。在上述第I布线上在上述第I方向排列的多个上述导电部的端部，设置调节部。在上述多个导电部中的端部配置的上述导电部和上述调节部之间，设置第I外缘电极。
【专利附图】
【附图说明】
[0006]图1是第I实施方式的非易失性存储装置的示意截面图的一例。
[0007]图2是第I实施方式的非易失性存储装置的示意立体图的一例。
[0008]图3是第I实施方式的变形例的非易失性存储装置的示意截面图的一例。
[0009]图4A-图1lB是第I实施方式的非易失性存储装置的制造过程的示意图的一例。
[0010]图12A-图12D是第I实施方式的变形例的非易失性存储装置的制造过程的示意截面图的一例。
[0011]图13A-图17B是第2实施方式的非易失性存储装置的制造过程的示意图的一例。
[0012]图18A-图19B是第2实施方式的变形例的非易失性存储装置的制造过程的示意图的一例。
[0013]图20A-图20C是第3实施方式的非易失性存储装置的示意图的一例。
[0014]图21是比较例的非易失性存储装置的示意截面图的一例。
【具体实施方式】
[0015]以下，参照【专利附图】
【附图说明】实施方式。附图中的同一部分附上同一标号，其详细说明适宜省略，说明不同的部分。另外，附图是示意或概念性的图，各部分的厚度和宽度的关系、部分间的大小的比例等不一定与现实相同。另外，即使在表示相同部分的场合，根据附图，也有相互的尺寸、比例不同的情况。
[0016][第I实施方式]
[0017]图1是第I实施方式的非易失性存储装置的示意截面图的一例。
[0018]图2是第I实施方式的非易失性存储装置的示意立体图的一例。另外，图2中，为了易于观察非易失性存储装置的构成，在各构成要素间设置的绝缘膜的图示省略。
[0019]本实施方式的非易失性存储装置具备例如具有电阻变化型的存储单元(MC)并在硅基板上设置的3维构造的存储单元阵列I。以下的说明中，参照各图所示X方向(第I方向)、Y方向(第2方向)及Z方向(第3方向)说明各构成要素的配置及形状。Y方向与X方向正交，Z方向与包含X方向及Y方向的X-Y面交叉。例如，Z方向相对于X-Y面垂直。另外，也有Z方向表现为上方，其相反的-Z方向表现为下方的情况。
[0020]存储单元阵列I具备:在X方向延伸并在Y方向排列的多个全局位线10(第I布线)和在全局位线10的各个上排列并在Z方向延伸的多个本地位线20(第2布线)。还具备:设置在相邻的2个本地位线20间的字线40和设置在本地位线20和字线40之间的存储器膜50。在各布线间设置例如绝缘膜17，分别相互绝缘。
[0021]字线40在Y方向延伸。另外，存储器膜50是例如电阻变化膜，根据在本地位线20和字线40之间流过的电流或在本地位线20和字线40之间施加的电压，从第I电阻值向第2电阻值可逆地变化。
[0022]如图1，在本地位线20的各个和全局位线10之间，设置有控制元件60。控制元件60具备:设置在全局位线10和本地位线20之间并在Z方向延伸的导电部65和与导电部65的侧面隔着绝缘膜61 (第I绝缘膜)对向的控制电极63。控制元件60对本地位线20的电气导通进行导通截止控制。导电部65包含半导体，例如多晶硅。控制元件60例如是场效应晶体管(Field Effect Transistor:FET)。例如，导电部65包含控制元件60的沟道及源极/漏极区域。
[0023]而且，存储单元阵列I还具备:在全局位线10上排列的多个导电部65的至少单侧(最好两侧)分别设置的调节部30 (参照图1)。调节部30与在多个导电部65中的接近端配置的导电部65a的距离(间隔)被设置为与多个导电部65中的相邻的2个的间隔相同。调节部30包含例如与导电部65相同的材料。
[0024]这里，“间隔相同”不是严格意义的一致，例如，允许制造过程中的加工精度引起的误差。
[0025]图1中，表示了在多个导电部65的一端设置的调节部30，但是，也可以设置在未图示的另一端(以下所示其他图也相同)。另外，调节部30设为用于使导电部65a和与其相邻的部分间的间隔与相邻的导电部65的间隔相同。从而，调节部30可以是仅仅为了该目的而设的专用部分，也可以是使具有其他功能的部分兼用的方式。另外，X方向中，调节部30的览度可以比导电部65的览度大。
[0026]而且，存储单元阵列I具备在调节部30和导电部65a间设置的外缘电极33 (第I外缘电极)。例如，外缘电极33与调节部30的与本地位线20a对向的侧面30a接近设置。在调节部30和外缘电极33之间，介入其他要素，例如绝缘膜61。调节部30的与本地位线20a相反侧的侧面是侧面30b。
[0027]存储单元阵列I具备在全局位线10和控制电极63之间设置的绝缘膜13 (第2绝缘膜)和在调节部30的与外缘电极33相反的侧设置的绝缘膜15 (第3绝缘膜)。绝缘膜15设置在从调节部30的侧面30b向X方向延伸的全局位线10的顶面。绝缘膜15在Z方向上设为比绝缘膜13薄。
[0028]图3是第I实施方式的变形例的非易失性存储装置2的示意截面图的一例。该例中，在X方向相邻的控制元件60间共有控制电极63。在导电部65a和调节部30之间，取代控制电极63和外缘电极33,设置一个控制电极63。控制电极63埋入相邻的导电部65间的空间而形成。控制电极63隔着绝缘膜61与导电部65对向。通过向设置在导电部65的两侧的控制电极63施加电压，可以控制控制元件60的导通/截止。该例中，设置在相邻的导电部65间的控制电极是一个。从而，可以使相邻的导电部65的间隔变窄,适于非易失性存储装置2小型化或者大容量化。
[0029]接着，参照图4-图11，说明第I实施方式的非易失性存储装置的制造方法。图4A-图1lB是第I实施方式的非易失性存储装置的制造过程的示意图的一例。
[0030]图4A是Y方向排列的多个导电层11的顶面的俯视图。图4B表示沿图4A所示4B-4B线的截面。
[0031 ] 如图4A及图4B，导电层11在全局位线10上形成。全局位线10及导电层11形成在X方向延伸的条状。
[0032]如图4B，全局位线10设置在基底层9上。多个全局位线10夹着绝缘膜19在Y方向排列设置。例如，在全局位线10及绝缘膜19上形成导电层11a。然后，在导电层Ila上形成具有与全局位线10相同图形的掩模(未图示)。采用该掩模,例如,通过RIE (Reactive1n Etching，反应离子蚀刻)法蚀刻导电层11a，形成在X方向延伸的沟12a。从而，将导电层IIa分割为在X方向延伸并在Y方向排列的多个导电层11。
[0033]基底层9是例如设置在硅基板(硅晶片)上的层间绝缘膜。另外，导电层Ila是例如多晶硅层。以下的说明中，也有制造过程中的基底层及其上形成的构造物表现为晶片的情况。
[0034]图5A-图5C是图4后续的制造过程的示意图。图5A是导电层11及全局位线10的与X方向平行的截面，例如，沿图5B所示5C-5C线的截面图。图5B是导电层11的顶面的俯视图，图5C是沿图5B所示5C-5C线的截面图。
[0035]如图5A，在导电层11上形成绝缘膜12。绝缘膜12以埋入X方向延伸的沟12a的方式而形成。然后，如图5B及图5C，将绝缘膜12的顶面回蚀为与导电层11大致相同高度。绝缘膜12例如是采用CVD (Chemical Vapor Deposit1n,化学气相沉积)法在晶片上形成的氧化硅膜或者氮化硅膜。
[0036]图6A及图6B表示图5后续的制造过程。图6A是晶片的顶面的俯视图，图6B是沿图6A的6B-6B线的截面图。以下，图7-图11中，各图的A和B的关系相同。
[0037]在图5所示导电层11及绝缘膜19上，形成具有在Y方向延伸的图形的掩模14。接着，例如，用REI法选择地蚀刻导电层11。从而，在全局位线10上形成导电部65和调节部30。即，导电部65及调节部30通过分割导电层11而同时形成，包含相同材料，例如多晶硅。
[0038]接着，如图7A，在晶片上形成绝缘膜16。另外，如图7B，绝缘膜16埋入相邻的导电部65之间、导电部65和调节部30之间及调节部30的与导电部65相反的侧。绝缘膜16例如是用CVD法形成的氧化硅膜或者氮化硅膜。
[0039]接着，对覆盖导电部65及调节部30的绝缘膜16进行回蚀。此时，掩模14不被蚀亥IJ，保护位于其下的导电部64、调节部30及绝缘膜12。绝缘层12残留在Y方向相邻的导电部65间及调节部30间。
[0040]该蚀刻中，例如，用RIE法，除去掩模14上形成的绝缘膜16、埋入相邻的导电部65间的绝缘膜16的一部分及在调节部30的与导电部65相反的侧形成的绝缘膜16的一部分。
[0041]其结果，如图8A及图8B，在X方向上，相邻的导电部65间及导电部65和调节部30之间，形成绝缘膜13。另外，在从调节部30的与导电部65相反的侧面30b向X方向延伸的全局位线10上，形成绝缘膜15。Z方向中的绝缘膜15的厚度T2比绝缘膜13的厚度Tl薄。
[0042]由于RIE法的所谓微负载效应，绝缘膜16的蚀刻速率例如在开口宽度宽的部分中比开口宽度窄的部分快。即，即使是同一晶片，调节部30的侧面30b的侧中的绝缘膜16的蚀刻速率也比相邻的导电部65间及导电部65和调节部30之间的绝缘膜16的蚀刻速率快。因而，绝缘膜15形成得比绝缘膜13薄。
[0043]另一方面，X方向上相邻的掩模14的间隔在导电部65上形成的部分之间及在形成于导电部65上的部分和形成于调节部30上的部分之间相同。因而，相邻的导电部65间形成的绝缘膜13的厚度与导电部65和调节部30之间形成的绝缘膜13的厚度相同。
[0044]接着，如图8B，在导电部65及调节部30的表面形成绝缘膜61。绝缘膜61例如通过CVD法，在绝缘膜13、导电部65、掩模14、调节部30及绝缘膜15的表面连续地形成氧化硅膜。另外，绝缘膜61也可以是例如将多晶硅热氧化后的氧化硅膜。另外，以下的俯视图中，为了显示各构成要素，省略了绝缘膜61。
[0045]接着，如图9A及图9B，在导电部65的侧面隔着绝缘膜61形成控制电极63。例如，在形成了绝缘膜13及绝缘膜15的晶片的全面，形成金属膜或者含有杂质等而赋予导电性的多晶硅膜等的导电体膜。接着，采用各向异性蚀刻，蚀刻在导电部65、调节部30、绝缘膜13及15的各个顶面上形成的导电体膜。
[0046]例如，RIE法中，采用-Z方向的蚀刻速度比X方向及Y方向的蚀刻速度快的条件，蚀刻导电体膜，在导电部65的侧面残留控制电极63。此时，在调节部30的两侧，分别形成外缘电极33a及33b。S卩，外缘电极33a及33b包含与控制电极63相同的材料。
[0047]Z方向中，绝缘膜15形成得比绝缘膜13薄。从而，全局位线10和在调节部30的侧面30b的侧形成的外缘电极33b (第2外缘电极)间的绝缘耐压比全局位线10和控制电极63之间的绝缘耐压小。因而，全局位线10和外缘电极33b间可能产生绝缘破坏。另一方面，在导电部65和调节部30之间形成的绝缘膜13的厚度与相邻的导电部65间形成的绝缘膜13的厚度相同。从而，在侧面30a的侧形成的外缘电极33a和全局位线10间的绝缘耐压保持得比外缘电极33b和全局位线10之间的绝缘耐压高。因而，本实施方式中，通过图1OA-图1lB表示的过程，除去外缘电极33b。
[0048]例如，如图1OA及图10B，在晶片上形成具有开口 39a的掩模39。在开口 39a的底面，外缘电极33b和外缘电极33b形成侧的调节部30的一部分露出。
[0049]接着，除去外缘电极33b。例如，对在开口 39a的底面露出的调节部30、绝缘膜12及15具有选择性，采用蚀刻外缘电极33b所包含的导电体膜的条件，可以选择地蚀刻外缘电极33b。该蚀刻例如可以采用RIE法进行。
[0050]然后，除去掩模14及掩模14周围形成的绝缘膜61。接着，除去掩模14。从而，如图1lA及图11B，可以获得具有在导电部65的侧面隔着绝缘膜61对向的控制电极63和在导电部65和调节部30之间形成的外缘电极33的构造。
[0051]接着，在晶片的全面形成层间绝缘膜，在层间绝缘膜上交替层叠成为字线WL的导电材料及层间绝缘膜(以下，参照图1)。接着，贯通该层叠体，形成与导电部65的顶面连通的孔。然后，在该孔的侧面上依次形成存储器膜50及本地位线20。而且，通过加工层叠体，隔着存储器膜50形成与本地位线20对向的字线40，完成存储单元阵列I。另外，掩模14也可以不用图11A、图1lB的工序除去，而在形成与导电部65的顶面连通的孔时同时除去。
[0052]接着，参照图12，说明第I实施方式的变形例的非易失性存储装置的制造方法。图12A-图12D是第I实施方式的变形例的非易失性存储装置的制造过程的示意截面图的一例。
[0053]如图12A，在全局位线10上，形成多个导电部65及调节部30。X方向上的导电部65和调节部30之间的间隔与导电部65和相邻的导电部65的间隔相同。
[0054]导电部65及调节部30例如包含多晶硅。即，导电部65及调节部30例如通过分割全局位线10上形成的多晶硅层而同时形成。另外，在导电部65及调节部30上，形成掩模14。
[0055]接着,如图12B,例如采用CVD法或PVD (Physical Vapor Deposit1n,物理气相沉积)法在晶片的整面形成绝缘膜18。该场合，也由于CVD装置或PVD装置的微负载效应，绝缘膜18的膜厚变得不均匀。例如，相邻的导电部65间及导电部65和调节部30之间形成的绝缘膜18a，比从调节部30的侧面30b向X方向延伸的全局位线10上形成的绝缘膜18b厚。
[0056]接着，如图12C，除去在导电部65及调节部30的顶面形成的绝缘膜18。绝缘膜18例如可以采用RIE法除去。接着，形成覆盖导电部65及调节部30的绝缘膜61。
[0057]接着，通过图9A-图1lB表示的制造过程，在导电部65的侧面形成控制电极63。该场合，也如图12D所示，除去在调节部30的侧面30b的侧形成的外缘电极33b，在导电部65和调节部30之间残留外缘电极33a。
[0058]如上所述，本实施方式中，在全局位线10上排列的导电部65的两侧设置调节部30。然后，将调节部30和接近调节部30的导电部65a的间隔设为与相邻的导电部65的间隔相同。从而，可以使导电部65和调节部30之间及相邻的导电部65间形成的绝缘膜的厚度均匀化。而且，除去与控制电极63及外缘电极33a同时形成的外缘电极33b。从而，可以避免全局位线10和外缘电极33a之间的绝缘破坏。
[0059]这样，本实施方式中，可以避免微负载效应引起的不均匀性的影响，抑制电极的绝缘破坏。结果，可以提高非易失性存储装置的制造成品率及可靠性。
[0060]另外，也有导电部65a和调节部30的间隔与相邻的导电部65的间隔不同的情况。例如，导电部65a和调节部30之间形成的绝缘膜13只要是在全局位线10和控制电极63之间不产生绝缘破坏的厚度即可。即，导电部65a和调节部30的间隔设定成使绝缘膜13的厚度比绝缘膜15厚，全局位线10和控制电极63之间的绝缘耐压具有足够高的值。
[0061][第2实施方式]
[0062]图13A-图17B是例示第2实施方式的非易失性存储装置的制造过程的示意图。各图的A是表晶片的顶面侧的俯视图，各图的B是其截面图。
[0063]如图13A，多个全局位线10在Y方向排列。全局位线10分别在X方向延伸。在X-Y平面内的全局位线10的周围，设置绝缘膜19(第4绝缘膜)。
[0064]如图13B，在各个全局位线10上，形成多个导电部65和调节部30。导电部65及调节部30例如通过分割全局位线10上形成的多晶硅层而同时形成。X方向上，调节部30和接近调节部30的导电部65的间隔与相邻的导电部65的间隔相同。
[0065]接着，如图14A及图14B，在相邻的导电部65间及导电部65和调节部30之间，形成绝缘膜13。同时，在从调节部30的与导电部65相反的侧面30b向X方向延伸的全局位线10上形成绝缘膜15。绝缘膜13及绝缘膜15采用与图7A-图SB所示制造过程相同的方法形成。由于微负载效应，绝缘膜15形成得比绝缘膜13薄。
[0066]接着，如图15A及图15B，形成埋入相邻的导电部65间、导电部65和调节部30之间及调节部30的与导电部65相反的侧的绝缘膜71。绝缘膜71是例如采用CVD (ChemicalVapor Deposit1n)法在晶片上形成的氧化硅膜或者氮化硅膜。然后，除去在绝缘膜71的掩模14上形成的部分。
[0067]接着，如图16A及图16B，选择地蚀刻相邻的导电部65间、导电部65和调节部30之间的绝缘膜71，形成与调节部30的侧面30b相接的绝缘体73。绝缘体73的与调节部30相反侧的侧面73b与全局位线10的X方向的端部1a相比向外侧延伸。另外，也可以在相邻的导电部65及导电部65和调节部30之间残留部分绝缘膜71。
[0068]接着，如图17A及图17B，形成覆盖导电部65、调节部30及绝缘体73的绝缘膜61。绝缘膜61例如是通过CVD法，在绝缘膜15、导电部65、掩模14、调节部30、绝缘膜15及绝缘体73的表面连续地形成氧化硅膜。另外，绝缘膜61例如也可以是将多晶硅热氧化后的氧化硅膜。
[0069]接着，在导电部65的两侧隔着绝缘膜61形成控制电极63。同时，外缘电极33a与调节部30的侧面30a接近形成，外缘电极33b与绝缘体73的侧面73b接近形成。
[0070]如图17B，绝缘体73的侧面73b位于全局位线10的X方向的端部1a的外侦彳。即，外缘电极33b隔着绝缘膜15在绝缘膜19上形成。也可以说，外缘电极33b不位于全局位线10的正上方。从而，可以提高全局位线10和外缘电极33b之间的绝缘耐压。从而，本实施方式中，可以残留外缘电极33b。
[0071]图18A-图19B是第2实施方式的变形例的非易失性存储装置的制造过程的示意图。各图的A是晶片的顶面侧的俯视图，各图的B是其截面图。
[0072]如图18A及图18B，在相邻的导电部65间及导电部65和调节部35之间，形成绝缘膜13。另外，在调节部35的与导电部65相反的侧形成绝缘膜15。
[0073]该例中，调节部35和与调节部35接近的导电部65的间隔也形成为与相邻的导电部65的间隔相同。然后，调节部35形成为从与导电部65对向的侧面35a延伸超过全局位线10的X方向的端部10a。从而，调节部35的侧面35b位于绝缘膜19上。绝缘膜15在绝缘膜19上形成。由于微负载效应，绝缘膜15形成得比绝缘膜13薄。
[0074]接着，如图19A及图19B，形成覆盖导电部65及调节部35的绝缘膜61。接着，在导电部65的侧面隔着绝缘膜61形成控制电极63。与控制电极63同时形成与调节部35的侧面35a接近的外缘电极33a及与侧面35b接近的外缘电极33b。
[0075]调节部35的侧面35b位于全局位线10的X方向的端部1a的外侧。外缘电极33b隔着绝缘膜15在绝缘膜19上形成。也可以说，外缘电极33b不位于全局位线10的正上方。从而，可以提高全局位线10和外缘电极33b之间的绝缘耐压。从而，可以残留外缘电极33b。
[0076][第3实施方式]
[0077]图20A-图20C是第3实施方式的非易失性存储装置的示意图的一例。图20(a)是晶片的顶面侧的俯视图，图20(b)是沿图20(a)所示20B-20B线的截面的示意图的一例。图20C是沿图20A所示20C-20C线的截面的示意图的一例。另外，图21是第3实施方式的比较例的非易失性存储装置的示意图的一例，是与沿图20A所示20C-20C线的截面相当的示意图。
[0078]如图20A-图20C，在Y方向排列的全局位线10的一端中，控制布线81与全局位线10并列设置。并且，Y方向延伸的控制电极63与控制布线81电气地连接。
[0079]在X方向中相邻的2个导电部65间，设置绝缘膜13。另外，在位于Y方向排列的多个导电部65的端部的导电部65的外侧(引出区域)，形成绝缘膜15。由于微负载效应，绝缘膜15设为比绝缘膜13薄。这里，引出区域是将控制电极63用接触部(contact)向下层布线引出的区域。另外，也可以说是Y方向排列的多个导电部65的间隔变广的部分，是膜厚比绝缘膜13薄的绝缘膜15的形成区域。即，即使在引出区域配置导电部65，只要导电部65的间隔宽并形成膜厚比绝缘膜13薄的绝缘膜15即可。另外，配置全局位线10的区域设为布线区域。
[0080]如图20B及图20C，控制布线81是例如在全局位线10下层设置的层间布线。在引出区域中，设置电气地连接控制布线81和X方向延伸的控制电极63a的端部的接触插栓(contact plug) 85。接触插栓85在-Z方向贯通绝缘膜15及绝缘膜19，电气地连接控制电极63a和控制布线81。
[0081]另外，接触插栓85在控制电极63a的端中，与控制电极63a的顶面及侧面相接。结果，可以降低接触插栓85和控制电极63a的接触电阻。
[0082]例如，如图21，控制布线81和全局位线10设置在相同阶层的构造中，在控制电极63和控制布线81之间仅仅介入绝缘膜15。因而，控制布线81和不与控制布线81电气地连接的控制电极63b间的绝缘耐压仅仅依赖于绝缘膜15。从而，由于微负载效应，绝缘膜15形成得比绝缘膜13薄的场合，控制布线81和控制电极63b之间可能产生绝缘破坏。即，在布线配置区域配置绝缘膜13，在引出区域配置膜厚比绝缘膜13薄的绝缘膜15。
[0083]因而，本实施方式中，控制布线81设为全局位线10下层的布线，提高了控制电极63和控制布线81之间的绝缘耐压。换言之，引出区域中，在控制电极63的下方在与本地位线10相同的阶层，未设置布线。从而，可以提高非易失性存储装置的制造成品率及可靠性。
[0084]另外，本实施方式中也与第I及第2实施方式相同，在X方向排列的导电部65的两侧设置调节部30。从而，可以抑制由微负载效应产生的全局位线10和控制电极63之间的绝缘耐压的降低。
[0085]虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。
【权利要求】
1.一种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的导电部和与上述导电部的侧面隔着第I绝缘膜对向的控制电极； 调节部，其在上述第I布线上在上述第I方向排列的多个上述导电部的端部设置；和 第I外缘电极，其在上述多个导电部中的端部配置的上述导电部和上述调节部之间设置。
2.根据权利要求1所述的非易失性存储装置，其特征在于，还具备: 第2绝缘膜，其设置在上述第I布线和上述控制电极之间；和 第3绝缘膜，其在从上述调节部的与在上述多个导电部中的端部配置的上述导电部对向的侧面的相反侧的侧面向上述第I方向延伸的上述第I布线上设置，比上述第2绝缘膜薄。
3.根据权利要求1所述的非易失性存储装置，其特征在于， 上述多个导电部中的相邻的2个导电部间的上述第I布线和上述控制电极的间隔，与在上述多个导电部中的端部配置的上述导电部和上述调节部间的上述第I布线和上述控制电极的间隔相同。
4.根据权利要求1所述的非易失性存储装置，其特征在于， 还具备--第2外缘电极，其在上述调节部的与上述第I外缘电极相反侧的侧面上设置， 上述调节部在上述第I方向上与上述第I布线的端部相比向外侧延伸。
5.根据权利要求4所述的非易失性存储装置，其特征在于， 还具备--第4绝缘膜，其设置在包含上述第I方向及上述第2方向的平面内的上述第I布线的周围， 上述第2外缘电极设置在上述第4绝缘膜上。
6.根据权利要求1所述的非易失性存储装置，其特征在于，还具备: 绝缘体，其设置在上述调节部的与上述第I外缘电极相反侧的侧面，在上述第I方向上与上述第I布线的端部相比向外侧延伸；和 第2外缘电极，其设置在上述绝缘体的与上述调节部相反的侧。
7.根据权利要求6所述的非易失性存储装置，其特征在于， 还具备--第4绝缘膜，其设置在包含上述第I方向及上述第2方向的平面内的上述第I布线的周围， 上述第2外缘电极设置在上述第4绝缘膜上。
8.根据权利要求1所述的非易失性存储装置，其特征在于， 在上述调节部的与上述第I外缘电极相反侧的侧面与上述第I外缘电极同时形成的第2外缘电极被除去。
9.根据权利要求1所述的非易失性存储装置，其特征在于， 还具备:第3布线，其设置在上述相邻的2个第2布线之间并向上述第2方向延伸， 上述存储器膜设置在上述第2布线和上述第3布线之间。
10.根据权利要求1所述的非易失性存储装置，其特征在于， 上述第I外缘电极包含与上述控制电极相同的金属。
11.根据权利要求1所述的非易失性存储装置，其特征在于， 上述调节部包含与多个上述导电部相同的材料。
12.—种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 电流控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的多个导电部和与上述多个导电部的各个的侧面隔着第I绝缘膜对向的控制电极； 调节部，其在上述第I布线上在上述第I方向排列的多个上述导电部的两侧分别设置； 第I外缘电极，其在上述多个导电部中的端部配置的第2布线和与其接近的上述调节部之间设置； 第2绝缘膜，其在上述多个导电部中的端部配置的第2布线和与其接近的上述调节部之间，设置于上述控制电极和上述第I布线之间；和 第3绝缘膜，其在从上述调节部的与上述第I外缘电极相反的侧向上述第I方向延伸的上述第I布线上设置，比上述第2绝缘膜薄。
13.根据权利要求12所述的非易失性存储装置，其特征在于， 上述第I外缘电极包含与上述控制电极相同的导电体材料。
14.根据权利要求12所述的非易失性存储装置，其特征在于， 在上述第3绝缘膜上，没有配置具有与上述控制电极相同材料的电极。
15.一种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 电流控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的多个导电部和与上述多个导电部的各个的侧面隔着第I绝缘膜对向的控制电极；和 控制布线，其设置在上述多个第I布线下方的布线层； 上述控制电极在上述第2方向延伸，在上述第2方向的端部与上述控制布线电气连接。
16.根据权利要求15所述的非易失性存储装置，其特征在于， 还具备:接触部，其连接上述多个导电部中的一个连接导电部和上述控制布线， 上述接触部与上述连接导电部的顶面及侧面相接。
17.根据权利要求16所述的非易失性存储装置，其特征在于， 上述多个第I布线的配置区域设为布线配置区域，上述接触部的配置区域设为引出区域，第I布线的顶面所在的平面设为第I平面， 上述引出区域中的上述连接导电部的底面和第I平面的距离比上述布线区域中的上述多个导电部和上述第I平面的距离短。
【文档编号】H01L45/00GK104167489SQ201310384453
【公开日】2014年11月26日 申请日期:2013年8月29日 优先权日:2013年5月15日
【发明者】井柳克 申请人:株式会社东芝
【专利摘要】本发明提供非易失性存储装置，根据一实施方式，具备：在第1方向延伸并在与上述第1方向正交的第2方向排列的多个第1布线；在上述第1布线的各个上排列并在与包含上述第1方向和上述第2方向的平面交叉的第3方向延伸的多个第2布线；和存储器膜。在上述多个第2布线的各个和上述第1布线间设置控制元件。上述控制元件具备在上述第3方向延伸的导电部和与上述导电部的侧面隔着第1绝缘膜对向的控制电极。在上述第1布线上在上述第1方向排列的多个上述导电部的端部，设置调节部。在上述多个导电部中的端部配置的上述导电部和上述调节部之间，设置第1外缘电极。
【专利说明】非易失性存储装置
[0001]本申请以美国专利临时申请61/823498号(申请日:2013年5月15日)为基础申请，享受优先权。本申请通过参照该基础申请,包含其全部内容。
【技术领域】
[0002]本发明的实施方式涉及非易失性存储装置。
【背景技术】
[0003]在存储单元采用电阻变化膜等的3维构造的非易失性存储装置的开发获得进展。这些存储装置往往采用半导体装置的制造工艺即所谓的半导体工艺制造。通过半导体工艺的微细化技术，可以提高集成度，增大存储容量。但是，半导体工艺中，也有发生加工偏差，制造成品率降低的情况。
【发明内容】
[0004]本发明的实施方式提供制造成品率高的非易失性存储装置。
[0005]根据一实施方式，非易失性存储装置具备:在第I方向延伸并在与上述第I方向正交的第2方向排列的多个第I布线；在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸的多个第2布线；和存储器膜。在上述多个第2布线的各个和上述第I布线之间设置控制元件。上述控制元件具备在上述第3方向延伸的导电部和与上述导电部的侧面隔着第I绝缘膜对向的控制电极。在上述第I布线上在上述第I方向排列的多个上述导电部的端部，设置调节部。在上述多个导电部中的端部配置的上述导电部和上述调节部之间，设置第I外缘电极。
【专利附图】
【附图说明】
[0006]图1是第I实施方式的非易失性存储装置的示意截面图的一例。
[0007]图2是第I实施方式的非易失性存储装置的示意立体图的一例。
[0008]图3是第I实施方式的变形例的非易失性存储装置的示意截面图的一例。
[0009]图4A-图1lB是第I实施方式的非易失性存储装置的制造过程的示意图的一例。
[0010]图12A-图12D是第I实施方式的变形例的非易失性存储装置的制造过程的示意截面图的一例。
[0011]图13A-图17B是第2实施方式的非易失性存储装置的制造过程的示意图的一例。
[0012]图18A-图19B是第2实施方式的变形例的非易失性存储装置的制造过程的示意图的一例。
[0013]图20A-图20C是第3实施方式的非易失性存储装置的示意图的一例。
[0014]图21是比较例的非易失性存储装置的示意截面图的一例。
【具体实施方式】
[0015]以下，参照【专利附图】
【附图说明】实施方式。附图中的同一部分附上同一标号，其详细说明适宜省略，说明不同的部分。另外，附图是示意或概念性的图，各部分的厚度和宽度的关系、部分间的大小的比例等不一定与现实相同。另外，即使在表示相同部分的场合，根据附图，也有相互的尺寸、比例不同的情况。
[0016][第I实施方式]
[0017]图1是第I实施方式的非易失性存储装置的示意截面图的一例。
[0018]图2是第I实施方式的非易失性存储装置的示意立体图的一例。另外，图2中，为了易于观察非易失性存储装置的构成，在各构成要素间设置的绝缘膜的图示省略。
[0019]本实施方式的非易失性存储装置具备例如具有电阻变化型的存储单元(MC)并在硅基板上设置的3维构造的存储单元阵列I。以下的说明中，参照各图所示X方向(第I方向)、Y方向(第2方向)及Z方向(第3方向)说明各构成要素的配置及形状。Y方向与X方向正交，Z方向与包含X方向及Y方向的X-Y面交叉。例如，Z方向相对于X-Y面垂直。另外，也有Z方向表现为上方，其相反的-Z方向表现为下方的情况。
[0020]存储单元阵列I具备:在X方向延伸并在Y方向排列的多个全局位线10(第I布线)和在全局位线10的各个上排列并在Z方向延伸的多个本地位线20(第2布线)。还具备:设置在相邻的2个本地位线20间的字线40和设置在本地位线20和字线40之间的存储器膜50。在各布线间设置例如绝缘膜17，分别相互绝缘。
[0021]字线40在Y方向延伸。另外，存储器膜50是例如电阻变化膜，根据在本地位线20和字线40之间流过的电流或在本地位线20和字线40之间施加的电压，从第I电阻值向第2电阻值可逆地变化。
[0022]如图1，在本地位线20的各个和全局位线10之间，设置有控制元件60。控制元件60具备:设置在全局位线10和本地位线20之间并在Z方向延伸的导电部65和与导电部65的侧面隔着绝缘膜61 (第I绝缘膜)对向的控制电极63。控制元件60对本地位线20的电气导通进行导通截止控制。导电部65包含半导体，例如多晶硅。控制元件60例如是场效应晶体管(Field Effect Transistor:FET)。例如，导电部65包含控制元件60的沟道及源极/漏极区域。
[0023]而且，存储单元阵列I还具备:在全局位线10上排列的多个导电部65的至少单侧(最好两侧)分别设置的调节部30 (参照图1)。调节部30与在多个导电部65中的接近端配置的导电部65a的距离(间隔)被设置为与多个导电部65中的相邻的2个的间隔相同。调节部30包含例如与导电部65相同的材料。
[0024]这里，“间隔相同”不是严格意义的一致，例如，允许制造过程中的加工精度引起的误差。
[0025]图1中，表示了在多个导电部65的一端设置的调节部30，但是，也可以设置在未图示的另一端(以下所示其他图也相同)。另外，调节部30设为用于使导电部65a和与其相邻的部分间的间隔与相邻的导电部65的间隔相同。从而，调节部30可以是仅仅为了该目的而设的专用部分，也可以是使具有其他功能的部分兼用的方式。另外，X方向中，调节部30的览度可以比导电部65的览度大。
[0026]而且，存储单元阵列I具备在调节部30和导电部65a间设置的外缘电极33 (第I外缘电极)。例如，外缘电极33与调节部30的与本地位线20a对向的侧面30a接近设置。在调节部30和外缘电极33之间，介入其他要素，例如绝缘膜61。调节部30的与本地位线20a相反侧的侧面是侧面30b。
[0027]存储单元阵列I具备在全局位线10和控制电极63之间设置的绝缘膜13 (第2绝缘膜)和在调节部30的与外缘电极33相反的侧设置的绝缘膜15 (第3绝缘膜)。绝缘膜15设置在从调节部30的侧面30b向X方向延伸的全局位线10的顶面。绝缘膜15在Z方向上设为比绝缘膜13薄。
[0028]图3是第I实施方式的变形例的非易失性存储装置2的示意截面图的一例。该例中，在X方向相邻的控制元件60间共有控制电极63。在导电部65a和调节部30之间，取代控制电极63和外缘电极33,设置一个控制电极63。控制电极63埋入相邻的导电部65间的空间而形成。控制电极63隔着绝缘膜61与导电部65对向。通过向设置在导电部65的两侧的控制电极63施加电压，可以控制控制元件60的导通/截止。该例中，设置在相邻的导电部65间的控制电极是一个。从而，可以使相邻的导电部65的间隔变窄,适于非易失性存储装置2小型化或者大容量化。
[0029]接着，参照图4-图11，说明第I实施方式的非易失性存储装置的制造方法。图4A-图1lB是第I实施方式的非易失性存储装置的制造过程的示意图的一例。
[0030]图4A是Y方向排列的多个导电层11的顶面的俯视图。图4B表示沿图4A所示4B-4B线的截面。
[0031 ] 如图4A及图4B，导电层11在全局位线10上形成。全局位线10及导电层11形成在X方向延伸的条状。
[0032]如图4B，全局位线10设置在基底层9上。多个全局位线10夹着绝缘膜19在Y方向排列设置。例如，在全局位线10及绝缘膜19上形成导电层11a。然后，在导电层Ila上形成具有与全局位线10相同图形的掩模(未图示)。采用该掩模,例如,通过RIE (Reactive1n Etching，反应离子蚀刻)法蚀刻导电层11a，形成在X方向延伸的沟12a。从而，将导电层IIa分割为在X方向延伸并在Y方向排列的多个导电层11。
[0033]基底层9是例如设置在硅基板(硅晶片)上的层间绝缘膜。另外，导电层Ila是例如多晶硅层。以下的说明中，也有制造过程中的基底层及其上形成的构造物表现为晶片的情况。
[0034]图5A-图5C是图4后续的制造过程的示意图。图5A是导电层11及全局位线10的与X方向平行的截面，例如，沿图5B所示5C-5C线的截面图。图5B是导电层11的顶面的俯视图，图5C是沿图5B所示5C-5C线的截面图。
[0035]如图5A，在导电层11上形成绝缘膜12。绝缘膜12以埋入X方向延伸的沟12a的方式而形成。然后，如图5B及图5C，将绝缘膜12的顶面回蚀为与导电层11大致相同高度。绝缘膜12例如是采用CVD (Chemical Vapor Deposit1n,化学气相沉积)法在晶片上形成的氧化硅膜或者氮化硅膜。
[0036]图6A及图6B表示图5后续的制造过程。图6A是晶片的顶面的俯视图，图6B是沿图6A的6B-6B线的截面图。以下，图7-图11中，各图的A和B的关系相同。
[0037]在图5所示导电层11及绝缘膜19上，形成具有在Y方向延伸的图形的掩模14。接着，例如，用REI法选择地蚀刻导电层11。从而，在全局位线10上形成导电部65和调节部30。即，导电部65及调节部30通过分割导电层11而同时形成，包含相同材料，例如多晶硅。
[0038]接着，如图7A，在晶片上形成绝缘膜16。另外，如图7B，绝缘膜16埋入相邻的导电部65之间、导电部65和调节部30之间及调节部30的与导电部65相反的侧。绝缘膜16例如是用CVD法形成的氧化硅膜或者氮化硅膜。
[0039]接着，对覆盖导电部65及调节部30的绝缘膜16进行回蚀。此时，掩模14不被蚀亥IJ，保护位于其下的导电部64、调节部30及绝缘膜12。绝缘层12残留在Y方向相邻的导电部65间及调节部30间。
[0040]该蚀刻中，例如，用RIE法，除去掩模14上形成的绝缘膜16、埋入相邻的导电部65间的绝缘膜16的一部分及在调节部30的与导电部65相反的侧形成的绝缘膜16的一部分。
[0041]其结果，如图8A及图8B，在X方向上，相邻的导电部65间及导电部65和调节部30之间，形成绝缘膜13。另外，在从调节部30的与导电部65相反的侧面30b向X方向延伸的全局位线10上，形成绝缘膜15。Z方向中的绝缘膜15的厚度T2比绝缘膜13的厚度Tl薄。
[0042]由于RIE法的所谓微负载效应，绝缘膜16的蚀刻速率例如在开口宽度宽的部分中比开口宽度窄的部分快。即，即使是同一晶片，调节部30的侧面30b的侧中的绝缘膜16的蚀刻速率也比相邻的导电部65间及导电部65和调节部30之间的绝缘膜16的蚀刻速率快。因而，绝缘膜15形成得比绝缘膜13薄。
[0043]另一方面，X方向上相邻的掩模14的间隔在导电部65上形成的部分之间及在形成于导电部65上的部分和形成于调节部30上的部分之间相同。因而，相邻的导电部65间形成的绝缘膜13的厚度与导电部65和调节部30之间形成的绝缘膜13的厚度相同。
[0044]接着，如图8B，在导电部65及调节部30的表面形成绝缘膜61。绝缘膜61例如通过CVD法，在绝缘膜13、导电部65、掩模14、调节部30及绝缘膜15的表面连续地形成氧化硅膜。另外，绝缘膜61也可以是例如将多晶硅热氧化后的氧化硅膜。另外，以下的俯视图中，为了显示各构成要素，省略了绝缘膜61。
[0045]接着，如图9A及图9B，在导电部65的侧面隔着绝缘膜61形成控制电极63。例如，在形成了绝缘膜13及绝缘膜15的晶片的全面，形成金属膜或者含有杂质等而赋予导电性的多晶硅膜等的导电体膜。接着，采用各向异性蚀刻，蚀刻在导电部65、调节部30、绝缘膜13及15的各个顶面上形成的导电体膜。
[0046]例如，RIE法中，采用-Z方向的蚀刻速度比X方向及Y方向的蚀刻速度快的条件，蚀刻导电体膜，在导电部65的侧面残留控制电极63。此时，在调节部30的两侧，分别形成外缘电极33a及33b。S卩，外缘电极33a及33b包含与控制电极63相同的材料。
[0047]Z方向中，绝缘膜15形成得比绝缘膜13薄。从而，全局位线10和在调节部30的侧面30b的侧形成的外缘电极33b (第2外缘电极)间的绝缘耐压比全局位线10和控制电极63之间的绝缘耐压小。因而，全局位线10和外缘电极33b间可能产生绝缘破坏。另一方面，在导电部65和调节部30之间形成的绝缘膜13的厚度与相邻的导电部65间形成的绝缘膜13的厚度相同。从而，在侧面30a的侧形成的外缘电极33a和全局位线10间的绝缘耐压保持得比外缘电极33b和全局位线10之间的绝缘耐压高。因而，本实施方式中，通过图1OA-图1lB表示的过程，除去外缘电极33b。
[0048]例如，如图1OA及图10B，在晶片上形成具有开口 39a的掩模39。在开口 39a的底面，外缘电极33b和外缘电极33b形成侧的调节部30的一部分露出。
[0049]接着，除去外缘电极33b。例如，对在开口 39a的底面露出的调节部30、绝缘膜12及15具有选择性，采用蚀刻外缘电极33b所包含的导电体膜的条件，可以选择地蚀刻外缘电极33b。该蚀刻例如可以采用RIE法进行。
[0050]然后，除去掩模14及掩模14周围形成的绝缘膜61。接着，除去掩模14。从而，如图1lA及图11B，可以获得具有在导电部65的侧面隔着绝缘膜61对向的控制电极63和在导电部65和调节部30之间形成的外缘电极33的构造。
[0051]接着，在晶片的全面形成层间绝缘膜，在层间绝缘膜上交替层叠成为字线WL的导电材料及层间绝缘膜(以下，参照图1)。接着，贯通该层叠体，形成与导电部65的顶面连通的孔。然后，在该孔的侧面上依次形成存储器膜50及本地位线20。而且，通过加工层叠体，隔着存储器膜50形成与本地位线20对向的字线40，完成存储单元阵列I。另外，掩模14也可以不用图11A、图1lB的工序除去，而在形成与导电部65的顶面连通的孔时同时除去。
[0052]接着，参照图12，说明第I实施方式的变形例的非易失性存储装置的制造方法。图12A-图12D是第I实施方式的变形例的非易失性存储装置的制造过程的示意截面图的一例。
[0053]如图12A，在全局位线10上，形成多个导电部65及调节部30。X方向上的导电部65和调节部30之间的间隔与导电部65和相邻的导电部65的间隔相同。
[0054]导电部65及调节部30例如包含多晶硅。即，导电部65及调节部30例如通过分割全局位线10上形成的多晶硅层而同时形成。另外，在导电部65及调节部30上，形成掩模14。
[0055]接着,如图12B,例如采用CVD法或PVD (Physical Vapor Deposit1n,物理气相沉积)法在晶片的整面形成绝缘膜18。该场合，也由于CVD装置或PVD装置的微负载效应，绝缘膜18的膜厚变得不均匀。例如，相邻的导电部65间及导电部65和调节部30之间形成的绝缘膜18a，比从调节部30的侧面30b向X方向延伸的全局位线10上形成的绝缘膜18b厚。
[0056]接着，如图12C，除去在导电部65及调节部30的顶面形成的绝缘膜18。绝缘膜18例如可以采用RIE法除去。接着，形成覆盖导电部65及调节部30的绝缘膜61。
[0057]接着，通过图9A-图1lB表示的制造过程，在导电部65的侧面形成控制电极63。该场合，也如图12D所示，除去在调节部30的侧面30b的侧形成的外缘电极33b，在导电部65和调节部30之间残留外缘电极33a。
[0058]如上所述，本实施方式中，在全局位线10上排列的导电部65的两侧设置调节部30。然后，将调节部30和接近调节部30的导电部65a的间隔设为与相邻的导电部65的间隔相同。从而，可以使导电部65和调节部30之间及相邻的导电部65间形成的绝缘膜的厚度均匀化。而且，除去与控制电极63及外缘电极33a同时形成的外缘电极33b。从而，可以避免全局位线10和外缘电极33a之间的绝缘破坏。
[0059]这样，本实施方式中，可以避免微负载效应引起的不均匀性的影响，抑制电极的绝缘破坏。结果，可以提高非易失性存储装置的制造成品率及可靠性。
[0060]另外，也有导电部65a和调节部30的间隔与相邻的导电部65的间隔不同的情况。例如，导电部65a和调节部30之间形成的绝缘膜13只要是在全局位线10和控制电极63之间不产生绝缘破坏的厚度即可。即，导电部65a和调节部30的间隔设定成使绝缘膜13的厚度比绝缘膜15厚，全局位线10和控制电极63之间的绝缘耐压具有足够高的值。
[0061][第2实施方式]
[0062]图13A-图17B是例示第2实施方式的非易失性存储装置的制造过程的示意图。各图的A是表晶片的顶面侧的俯视图，各图的B是其截面图。
[0063]如图13A，多个全局位线10在Y方向排列。全局位线10分别在X方向延伸。在X-Y平面内的全局位线10的周围，设置绝缘膜19(第4绝缘膜)。
[0064]如图13B，在各个全局位线10上，形成多个导电部65和调节部30。导电部65及调节部30例如通过分割全局位线10上形成的多晶硅层而同时形成。X方向上，调节部30和接近调节部30的导电部65的间隔与相邻的导电部65的间隔相同。
[0065]接着，如图14A及图14B，在相邻的导电部65间及导电部65和调节部30之间，形成绝缘膜13。同时，在从调节部30的与导电部65相反的侧面30b向X方向延伸的全局位线10上形成绝缘膜15。绝缘膜13及绝缘膜15采用与图7A-图SB所示制造过程相同的方法形成。由于微负载效应，绝缘膜15形成得比绝缘膜13薄。
[0066]接着，如图15A及图15B，形成埋入相邻的导电部65间、导电部65和调节部30之间及调节部30的与导电部65相反的侧的绝缘膜71。绝缘膜71是例如采用CVD (ChemicalVapor Deposit1n)法在晶片上形成的氧化硅膜或者氮化硅膜。然后，除去在绝缘膜71的掩模14上形成的部分。
[0067]接着，如图16A及图16B，选择地蚀刻相邻的导电部65间、导电部65和调节部30之间的绝缘膜71，形成与调节部30的侧面30b相接的绝缘体73。绝缘体73的与调节部30相反侧的侧面73b与全局位线10的X方向的端部1a相比向外侧延伸。另外，也可以在相邻的导电部65及导电部65和调节部30之间残留部分绝缘膜71。
[0068]接着，如图17A及图17B，形成覆盖导电部65、调节部30及绝缘体73的绝缘膜61。绝缘膜61例如是通过CVD法，在绝缘膜15、导电部65、掩模14、调节部30、绝缘膜15及绝缘体73的表面连续地形成氧化硅膜。另外，绝缘膜61例如也可以是将多晶硅热氧化后的氧化硅膜。
[0069]接着，在导电部65的两侧隔着绝缘膜61形成控制电极63。同时，外缘电极33a与调节部30的侧面30a接近形成，外缘电极33b与绝缘体73的侧面73b接近形成。
[0070]如图17B，绝缘体73的侧面73b位于全局位线10的X方向的端部1a的外侦彳。即，外缘电极33b隔着绝缘膜15在绝缘膜19上形成。也可以说，外缘电极33b不位于全局位线10的正上方。从而，可以提高全局位线10和外缘电极33b之间的绝缘耐压。从而，本实施方式中，可以残留外缘电极33b。
[0071]图18A-图19B是第2实施方式的变形例的非易失性存储装置的制造过程的示意图。各图的A是晶片的顶面侧的俯视图，各图的B是其截面图。
[0072]如图18A及图18B，在相邻的导电部65间及导电部65和调节部35之间，形成绝缘膜13。另外，在调节部35的与导电部65相反的侧形成绝缘膜15。
[0073]该例中，调节部35和与调节部35接近的导电部65的间隔也形成为与相邻的导电部65的间隔相同。然后，调节部35形成为从与导电部65对向的侧面35a延伸超过全局位线10的X方向的端部10a。从而，调节部35的侧面35b位于绝缘膜19上。绝缘膜15在绝缘膜19上形成。由于微负载效应，绝缘膜15形成得比绝缘膜13薄。
[0074]接着，如图19A及图19B，形成覆盖导电部65及调节部35的绝缘膜61。接着，在导电部65的侧面隔着绝缘膜61形成控制电极63。与控制电极63同时形成与调节部35的侧面35a接近的外缘电极33a及与侧面35b接近的外缘电极33b。
[0075]调节部35的侧面35b位于全局位线10的X方向的端部1a的外侧。外缘电极33b隔着绝缘膜15在绝缘膜19上形成。也可以说，外缘电极33b不位于全局位线10的正上方。从而，可以提高全局位线10和外缘电极33b之间的绝缘耐压。从而，可以残留外缘电极33b。
[0076][第3实施方式]
[0077]图20A-图20C是第3实施方式的非易失性存储装置的示意图的一例。图20(a)是晶片的顶面侧的俯视图，图20(b)是沿图20(a)所示20B-20B线的截面的示意图的一例。图20C是沿图20A所示20C-20C线的截面的示意图的一例。另外，图21是第3实施方式的比较例的非易失性存储装置的示意图的一例，是与沿图20A所示20C-20C线的截面相当的示意图。
[0078]如图20A-图20C，在Y方向排列的全局位线10的一端中，控制布线81与全局位线10并列设置。并且，Y方向延伸的控制电极63与控制布线81电气地连接。
[0079]在X方向中相邻的2个导电部65间，设置绝缘膜13。另外，在位于Y方向排列的多个导电部65的端部的导电部65的外侧(引出区域)，形成绝缘膜15。由于微负载效应，绝缘膜15设为比绝缘膜13薄。这里，引出区域是将控制电极63用接触部(contact)向下层布线引出的区域。另外，也可以说是Y方向排列的多个导电部65的间隔变广的部分，是膜厚比绝缘膜13薄的绝缘膜15的形成区域。即，即使在引出区域配置导电部65，只要导电部65的间隔宽并形成膜厚比绝缘膜13薄的绝缘膜15即可。另外，配置全局位线10的区域设为布线区域。
[0080]如图20B及图20C，控制布线81是例如在全局位线10下层设置的层间布线。在引出区域中，设置电气地连接控制布线81和X方向延伸的控制电极63a的端部的接触插栓(contact plug) 85。接触插栓85在-Z方向贯通绝缘膜15及绝缘膜19，电气地连接控制电极63a和控制布线81。
[0081]另外，接触插栓85在控制电极63a的端中，与控制电极63a的顶面及侧面相接。结果，可以降低接触插栓85和控制电极63a的接触电阻。
[0082]例如，如图21，控制布线81和全局位线10设置在相同阶层的构造中，在控制电极63和控制布线81之间仅仅介入绝缘膜15。因而，控制布线81和不与控制布线81电气地连接的控制电极63b间的绝缘耐压仅仅依赖于绝缘膜15。从而，由于微负载效应，绝缘膜15形成得比绝缘膜13薄的场合，控制布线81和控制电极63b之间可能产生绝缘破坏。即，在布线配置区域配置绝缘膜13，在引出区域配置膜厚比绝缘膜13薄的绝缘膜15。
[0083]因而，本实施方式中，控制布线81设为全局位线10下层的布线，提高了控制电极63和控制布线81之间的绝缘耐压。换言之，引出区域中，在控制电极63的下方在与本地位线10相同的阶层，未设置布线。从而，可以提高非易失性存储装置的制造成品率及可靠性。
[0084]另外，本实施方式中也与第I及第2实施方式相同，在X方向排列的导电部65的两侧设置调节部30。从而，可以抑制由微负载效应产生的全局位线10和控制电极63之间的绝缘耐压的降低。
[0085]虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。
【权利要求】
1.一种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的导电部和与上述导电部的侧面隔着第I绝缘膜对向的控制电极； 调节部，其在上述第I布线上在上述第I方向排列的多个上述导电部的端部设置；和 第I外缘电极，其在上述多个导电部中的端部配置的上述导电部和上述调节部之间设置。
2.根据权利要求1所述的非易失性存储装置，其特征在于，还具备: 第2绝缘膜，其设置在上述第I布线和上述控制电极之间；和 第3绝缘膜，其在从上述调节部的与在上述多个导电部中的端部配置的上述导电部对向的侧面的相反侧的侧面向上述第I方向延伸的上述第I布线上设置，比上述第2绝缘膜薄。
3.根据权利要求1所述的非易失性存储装置，其特征在于， 上述多个导电部中的相邻的2个导电部间的上述第I布线和上述控制电极的间隔，与在上述多个导电部中的端部配置的上述导电部和上述调节部间的上述第I布线和上述控制电极的间隔相同。
4.根据权利要求1所述的非易失性存储装置，其特征在于， 还具备--第2外缘电极，其在上述调节部的与上述第I外缘电极相反侧的侧面上设置， 上述调节部在上述第I方向上与上述第I布线的端部相比向外侧延伸。
5.根据权利要求4所述的非易失性存储装置，其特征在于， 还具备--第4绝缘膜，其设置在包含上述第I方向及上述第2方向的平面内的上述第I布线的周围， 上述第2外缘电极设置在上述第4绝缘膜上。
6.根据权利要求1所述的非易失性存储装置，其特征在于，还具备: 绝缘体，其设置在上述调节部的与上述第I外缘电极相反侧的侧面，在上述第I方向上与上述第I布线的端部相比向外侧延伸；和 第2外缘电极，其设置在上述绝缘体的与上述调节部相反的侧。
7.根据权利要求6所述的非易失性存储装置，其特征在于， 还具备--第4绝缘膜，其设置在包含上述第I方向及上述第2方向的平面内的上述第I布线的周围， 上述第2外缘电极设置在上述第4绝缘膜上。
8.根据权利要求1所述的非易失性存储装置，其特征在于， 在上述调节部的与上述第I外缘电极相反侧的侧面与上述第I外缘电极同时形成的第2外缘电极被除去。
9.根据权利要求1所述的非易失性存储装置，其特征在于， 还具备:第3布线，其设置在上述相邻的2个第2布线之间并向上述第2方向延伸， 上述存储器膜设置在上述第2布线和上述第3布线之间。
10.根据权利要求1所述的非易失性存储装置，其特征在于， 上述第I外缘电极包含与上述控制电极相同的金属。
11.根据权利要求1所述的非易失性存储装置，其特征在于， 上述调节部包含与多个上述导电部相同的材料。
12.—种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 电流控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的多个导电部和与上述多个导电部的各个的侧面隔着第I绝缘膜对向的控制电极； 调节部，其在上述第I布线上在上述第I方向排列的多个上述导电部的两侧分别设置； 第I外缘电极，其在上述多个导电部中的端部配置的第2布线和与其接近的上述调节部之间设置； 第2绝缘膜，其在上述多个导电部中的端部配置的第2布线和与其接近的上述调节部之间，设置于上述控制电极和上述第I布线之间；和 第3绝缘膜，其在从上述调节部的与上述第I外缘电极相反的侧向上述第I方向延伸的上述第I布线上设置，比上述第2绝缘膜薄。
13.根据权利要求12所述的非易失性存储装置，其特征在于， 上述第I外缘电极包含与上述控制电极相同的导电体材料。
14.根据权利要求12所述的非易失性存储装置，其特征在于， 在上述第3绝缘膜上，没有配置具有与上述控制电极相同材料的电极。
15.一种非易失性存储装置，其特征在于，具备: 多个第I布线，其在第I方向延伸并在与上述第I方向正交的第2方向排列； 多个第2布线，其在上述第I布线的各个上排列并在与包含上述第I方向和上述第2方向的平面交叉的第3方向延伸； 存储器膜； 电流控制元件，其具有在上述多个第2布线的各个和上述第I布线之间设置并在上述第3方向延伸的多个导电部和与上述多个导电部的各个的侧面隔着第I绝缘膜对向的控制电极；和 控制布线，其设置在上述多个第I布线下方的布线层； 上述控制电极在上述第2方向延伸，在上述第2方向的端部与上述控制布线电气连接。
16.根据权利要求15所述的非易失性存储装置，其特征在于， 还具备:接触部，其连接上述多个导电部中的一个连接导电部和上述控制布线， 上述接触部与上述连接导电部的顶面及侧面相接。
17.根据权利要求16所述的非易失性存储装置，其特征在于， 上述多个第I布线的配置区域设为布线配置区域，上述接触部的配置区域设为引出区域，第I布线的顶面所在的平面设为第I平面， 上述引出区域中的上述连接导电部的底面和第I平面的距离比上述布线区域中的上述多个导电部和上述第I平面的距离短。
【文档编号】H01L45/00GK104167489SQ201310384453
【公开日】2014年11月26日 申请日期:2013年8月29日 优先权日:2013年5月15日
【发明者】井柳克 申请人:株式会社东芝
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