半导体封装件及其制法
【专利摘要】一种半导体封装件及其制法，该半导体封装件的制法包括：藉由粘着层将具有相对的第一作用面及第一非作用面的第一半导体芯片以其第一作用面结合至一承载件上；于该承载件上形成包覆该第一半导体芯片的包覆层；将一具有相对的第一表面及第二表面的基板以其第一表面接置于该包覆层上，且该基板的第一表面上具有多个电性连接垫；移除该承载件及粘着层，以外露出该第一半导体芯片的第一作用面；于该包覆层中形成多个贯孔，以外露出该基板的电性连接垫；以及于该包覆层上形成第一线路层，并于该贯孔中形成电性连接该第一线路层与电性连接垫的导电贯孔。本发明承载件能有效克服现有制程中翘曲的问题，且能降低成本。
【专利说明】半导体封装件及其制法
【技术领域】
[0001]本发明涉及一种半导体封装件及其制法，尤指一种晶圆级半导体封装件及其制法。
【背景技术】
[0002]随着半导体技术的演进，半导体封装件已开发出许多不同的封装型态，而为了追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package,CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。
[0003]然而，上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的积集度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接，因此遂发展出扇出型封装件(fan-out package)。
[0004]在现有扇出型封装件的制程中，通过先将半导体芯片粘贴于一胶膜上，再以封装胶体进行封装模压制程，以包覆住半导体芯片的非作用面及侧面，再加热移除该胶膜，以外露出该半导体芯片的作用面，最后于该半导体芯片的作用面与封装胶体上形成线路重布(RDL)结构，并进行切割作业。
[0005]然而，于前述封装模压制程中，仅透过胶膜支撑半导体芯片，所以该胶膜及封装胶体易发生严重翘曲(warpage)的问题，尤其是当封装胶体的厚度很薄时，翘曲问题更为严重，从而导致后续进行重布线制程时，须额外再提供一硬质载具，以将封装胶体透过一粘胶固定在该硬质载具来进行整平，但后续移除载具与粘胶时会导致残胶的问题。
[0006]有鉴于此，第8，334，174号美国专利揭露一种扇出型封装件的制法，其利用硬质层来增加强度，以避免在后续制程中发生翘曲的状况。
[0007]现有的扇出型封装件I的制法如图1A至图1E所揭露者。
[0008]如图1A所示，将具有相对的作用面12a及非作用面12b的半导体芯片12以该作用面12a贴合至一具有胶膜11的承载件10上；如图1B所示，进行封装模压制程，将硬质层14及包覆层13与该贴合有半导体芯片12的承载件10压合，使该半导体芯片12嵌埋于该包覆层13中；再加热移除该胶膜11及承载件10，以外露出该半导体芯片12的作用面12a，如图1C所示；接着如图1D所示，形成贯穿该包覆层13及硬质层14的贯孔15a ;接着如图1E所示，于贯孔15a中电镀导电材料15，并利用线路重布(RDL)技术形成线路重布结构16后，进行切割作业。
[0009]然而，于前述制程中，以电镀形成导电材料15至贯孔15a后，常会造成过度覆盖(overburden)状态，如图1D’所示。故于进行线路重布制程前需以制程化学机械研磨(Chemical mechanical polish, CMP)及蚀刻去除电镀步骤所产生的过载体(overburden) 15’，造成制程上的烦琐,且增加成本。
[0010]因此，如何提供一种封装件及制法，以确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，更能降低制程成本，实为一重要课题。
【发明内容】
[0011]鉴于上述现有技术的缺失，本发明的主要目的为提供一种半导体封装件及其制法，能有效克服现有制程中翘曲的问题，且能降低成本。
[0012]本发明的半导体封装件的制法，包括:藉由粘着层将具有相对的第一作用面及第一非作用面的第一半导体芯片以其第一作用面结合至一承载件上；于该承载件上形成包覆该第一半导体芯片的包覆层；将一具有相对的第一表面及第二表面的基板以其第一表面接置于该包覆层上，且该基板的第一表面上具有多个电性连接垫；移除该承载件及粘着层，以外露出该第一半导体芯片的第一作用面；于该包覆层中形成多个贯孔，以外露出该基板的电性连接垫；以及于该包覆层上形成第一线路层，并于该贯孔中形成电性连接该第一线路层与电性连接垫的导电贯孔。
[0013]本发明还提供一种半导体封装件，包括:包覆层，其具有相对的顶面及底面；多个导电贯孔，其形成于该包覆层中，且贯穿该顶面与底面；第一线路层，其形成于该包覆层的顶面与导电贯孔上；第一半导体芯片，其嵌埋于该包覆层中，且该第一半导体芯片具有外露于该顶面的第一作用面及相对该第一作用面的第一非作用面；以及基板，其具有相对的第一表面及第二表面，并以该第一表面结合至该包覆层的底面，且该基板的第一表面上具有多个电性连接该导电贯孔的电性连接垫。
[0014]于本发明的半导体封装件的制法中，形成该第一线路层与导电贯孔的步骤包括:于该包覆层及该第一半导体芯片的第一作用面上形成具有阻层开孔的阻层，且该阻层开孔外露出该等贯孔；于该贯孔中形成该导电贯孔，并于该阻层开孔中形成该第一线路层；以及移除该阻层。
[0015]于本发明的半导体封装件的制法中，还包括于形成该阻层前，于该第一半导体芯片的第一作用面及该包覆层上形成导电层，且还包括于移除该阻层后，移除该阻层所覆盖的导电层。
[0016]于本发明的半导体封装件的制法的另一实施例中，于该基板的第一表面上设置有第二半导体芯片。于前述本发明的半导体封装件的制法中，该第二半导体芯片具有相对的第二作用面及第二非作用面，并以该第二作用面结合至该第一表面上。
[0017]于本发明的半导体封装件的制法中，还包括于形成该第一线路层后，于该包覆层与第一线路层上形成增层结构，并使该增层结构电性连接至该第一线路层与第一半导体芯片。于前述本发明的半导体封装件的制法中，还包括于该增层结构上形成拒焊层，且该拒焊层具有供植设导电组件的开口。
[0018]于本发明的半导体封装件中，于该第一线路层与包覆层间、该导电贯孔与包覆层间及该导电贯孔与电性连接垫间还具有导电层。
[0019]于本发明的半导体封装件的另一实施例中，还包括设置并电性连接于该基板的第二半导体芯片。于前述本发明的半导体封装件中，该第二半导体芯片具有相对的第二作用面及第二非作用面，并以该第二作用面结合至该第一表面上，且该第二半导体芯片嵌埋于该包覆层中。
[0020]于本发明的半导体封装件的一实施例中，还包括增层结构，其形成于该包覆层的顶面上，并电性连接至该第一线路层与第一半导体芯片。于前述本发明的半导体封装件中，还包括拒焊层，其形成于该增层结构上，且该拒焊层具有供植设导电组件的开口。
[0021]于前述半导体封装件及其制法中，该基板中及该第二表面上分别形成有导电通孔及第二线路层，且该电性连接垫与该第二线路层藉由该导电通孔电性连接。
[0022]于前述半导体封装件及其制法中，该第一半导体芯片的第一作用面具有多个电极垫，该第一半导体芯片并藉由该电极垫电性连接至该增层结构。
[0023]由上可知，本发明的半导体封装件及其制法以基板做为支撑，以克服现有技术容易发生翘曲的缺点。不仅如此，本发明的半导体封装件的制法利用阻层而能直接形成线路层与导电贯孔，故不会产生过载体，遂能简化半导体封装件的制程。
【专利附图】
【附图说明】
[0024]图1A至图1E为第8，334，174号美国专利所揭露的扇出型封装件的制法的剖面示意图，其中，图1D’为达成图1E的过程中的过渡状态的剖面示意图；
[0025]图2A至图21为为本发明的半导体封装件的制法示意图；以及
[0026]图3为本发明的半导体封装件的另一实施例的剖面示意图。
[0027]符号说明
[0028]I扇出型封装件
[0029]10、20承载件
[0030]11胶膜
[0031]12半导体芯片
[0032]12a作用面
[0033]12b非作用面
[0034]13包覆层
[0035]14硬质层
[0036]15导电材料
[0037]15’过载体
[0038]15a、25a贯孔
[0039]16线路重布结构
[0040]2、3半导体封装件
[0041]21粘着层
[0042]22第一半导体芯片
[0043]22’第二半导体芯片
[0044]22a第一作用面
[0045]22a’第二作用面
[0046]22b第一非作用面
[0047]22b’第二非作用面
[0048]220电极垫
[0049]23包覆层
[0050]23a顶面
[0051]23b底面
[0052]231第一线路层
[0053]24基板
[0054]24a第一表面
[0055]24b第二表面
[0056]240电性连接垫
[0057]241导电通孔
[0058]242第二线路层
[0059]25导电贯孔
[0060]250导电层
[0061]26阻层
[0062]260开孔
[0063]27增层结构
[0064]270开口
[0065]271拒焊层
[0066]28导电组件。
【具体实施方式】
[0067]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0068]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「上」、「第一」、「第二」、「顶」、「底」及「一」等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0069]第一实施例
[0070]图2A至图21为本发明的半导体封装件2的制法的剖面示意图。
[0071]如图2A所示，藉由粘着层21将具有相对的第一作用面22a及第一非作用面22b的第一半导体芯片22结合至一承载件20上，其中，该第一半导体芯片22以其第一作用面22a与该粘着层21贴合。
[0072]于本实施例中，该第一半导体芯片22的第一作用面22a具有多个电极垫220，该第一半导体芯片22并藉由该电极垫220电性连接至后续设置的增层结构。
[0073]如图2B所示，于该承载件20上形成包覆该第一半导体芯片22的包覆层23。
[0074]于本实施例中，该包覆层23的材质包括但不限于封装胶体或软质材，且于本实施例中，该软质材为 ABF(Ajinomoto Build-up Film)、BT (Bismaleimide-Triacine)、聚酸亚胺(Polyimide, PI)、娃氧树月旨(polymerized siloxanes, silicone)或环氧树脂。
[0075]如图2C所不,将一具有相对的第一表面24a及第二表面24b的基板24以其第一表面24a接置于该包覆层23上，且该基板24的第一表面24a上具有多个电性连接垫240。
[0076]于本实施例中，该基板24中及该第二表面24b上分别形成有导电通孔241及第二线路层242，且该电性连接垫240与该第二线路层242藉由该导电通孔241电性连接。于本实施例中，对于该基板并未有特殊限制，实务上，基板的种类繁多，例如其内部可具有多层线路(未图标)等，并不限于本图式，特此述明。
[0077]如图2D所示，移除该承载件20及粘着层21，以外露出该第一半导体芯片22的第一作用面22a。
[0078]于本实施例中，对于该承载件及粘着层的去除方式并未有特殊限制，于此不再赘述。
[0079]如图2E所示，于该包覆层23中形成多个贯孔25a，以外露出该基板24的电性连接垫 240。
[0080]于本实施例中，对于该等贯孔25a的形成方式并未有特殊限制，例如以机械冲孔或激光钻孔等现有方法来形成，于此不再赘述。
[0081]如图2F所不,于该第一半导体芯片22的第一作用面22a及该包覆层23上形成导电层250。
[0082]如图2G所示，于该导电层250上形成具有阻层开孔260的阻层26，且该阻层开孔260外露出该等贯孔25a。
[0083]于本实施例中，对于该阻层26的形成方式与材料并未有特殊限制，于此不再赘述。
[0084]如图2H所示，于该包覆层23上形成第一线路层231，并于该贯孔25a中形成电性连接该第一线路层231与电性连接垫240的导电贯孔25，然后移除该阻层26及其所覆盖的导电层250。
[0085]如图21所示，于该包覆层23与第一线路层231上形成增层结构27，并使该增层结构27电性连接至该第一线路层231与第一半导体芯片22，且于该增层结构27上形成拒焊层271，该拒焊层271具有供植设导电组件28的开口 270。
[0086]于本实施例中，对于该增层结构的形成方法并未有特殊限制，使用现有RDL制程来设置亦可，于此不再赘述，且本发明亦可不采用电镀方式来形成该导电贯孔25与第一线路层231，进而无须形成该导电层250。
[0087]请参阅图21，本发明的半导体封装件2包括:包覆层23，其具有相对的顶面23a及底面23b ;多个导电贯孔25，其形成于该包覆层23中，且贯穿该顶面23a与底面23b ;第一线路层231，其形成于该包覆层23的顶面23a与导电贯孔25上；第一半导体芯片22，其嵌埋于该包覆层23中，且该第一半导体芯片22具有外露于该顶面23a的具有多个电极垫220的第一作用面22a及相对该第一作用面22a的第一非作用面22b ;以及基板24，其具有相对的第一表面24a及第二表面24b，并以该第一表面24a结合至该包覆层23的底面23b，且该基板24的第一表面24a上具有多个电性连接该导电贯孔25的电性连接垫240。
[0088]于本实施例中，该半导体封装件2还具有形成于该第一线路层231与包覆层23间、该导电贯孔25与包覆层23间及该导电贯孔25与电性连接垫240间的导电层250 ;该半导体封装件2还包括形成于该包覆层23的顶面23a上，并电性连接至该第一线路层231与第一半导体芯片22的增层结构27 ;以及该半导体封装件2还包括形成于该增层结构27上的拒焊层271，其中，该拒焊层271具有供植设导电组件28的开口 270。
[0089]请参阅图3，其为本发明的半导体封装件3的另一实施例的剖面示意图，本实施例大致与前述实施例相同于，主要不同之处在于，本实施例中该半导体封装件3还包括第二半导体芯片22’，其具有相对的第二作用面22a’及第二非作用面22b’，并以该第二作用面22a’结合至该基板24的第一表面24a上，且该第二半导体芯片22’嵌埋于该包覆层23中。
[0090]前述半导体封装件3的制法通过于将该基板24设置于该包覆层23上之前，还包括于该基板24的第一表面24a上设置具有相对的第二作用面22a’及第二非作用面22b’的第二半导体芯片22’，且该第二半导体芯片22’以该第二作用面22a’结合至该第一表面24a上，前述半导体封装件3的详细制法为所属【技术领域】具有通常知识者依本说明书与图式所能了解者，故不再赘述。
[0091]综上所述，本发明的半导体封装件及其制法以基板做为支撑，以避免翘曲，进而提高产品良率；此外，本发明的半导体封装件的制法能直接形成线路层与导电贯孔，因而不会产生过载体，无须化学机械研磨制程，遂能简化半导体封装件的制程，进而降低成本。
[0092]上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种半导体封装件的制法，包括: 藉由粘着层将具有相对的第一作用面及第一非作用面的第一半导体芯片以其第一作用面结合至一承载件上； 于该承载件上形成包覆该第一半导体芯片的包覆层； 将一具有相对的第一表面及第二表面的基板以其第一表面接置于该包覆层上，且该基板的第一表面上具有多个电性连接垫； 移除该承载件及粘着层，以外露出该第一半导体芯片的第一作用面； 于该包覆层中形成多个贯孔，以外露出该基板的电性连接垫；以及于该包覆层上形成第一线路层，并于该贯孔中形成电性连接该第一线路层与电性连接垫的导电贯孔。
2.根据权利要求书I所述的半导体封装件的制法，其特征在于，形成该第一线路层与导电贯孔的步骤包括: 于该包覆层及该第一半导体芯片的第一作用面上形成具有阻层开孔的阻层，且该阻层开孔外露出该等贯孔； 于该贯孔中形成该导电贯孔，并于该阻层开孔中形成该第一线路层；以及 移除该阻层。
3.根据权利要求书2所述的半导体封装件的制法，其特征在于，该制法还包括于形成该阻层前，于该第一半导体芯片的第一作用面及该包覆层上形成导电层，且还包括于移除该阻层后，移除该阻层所覆盖的导电层。
4.根据权利要求书I所述的半导体封装件的制法，其特征在于，该基板中及该第二表面上分别形成有导电通孔及第二线路层，且该电性连接垫与该第二线路层藉由该导电通孔电性连接。
5.根据权利要求书I所述的半导体封装件的制法，其特征在于，该基板的第一表面上设置有第二半导体芯片。
6.根据权利要求书5所述的半导体封装件的制法，其特征在于，该第二半导体芯片具有相对的第二作用面及第二非作用面，并以该第二作用面结合至该第一表面上。
7.根据权利要求书I所述的半导体封装件的制法，其特征在于，该制法还包括于形成该第一线路层后，于该包覆层与第一线路层上形成增层结构，并使该增层结构电性连接至该第一线路层与第一半导体芯片。
8.根据权利要求书7所述的半导体封装件的制法，其特征在于，该制法还包括于该增层结构上形成拒焊层，且该拒焊层具有供植设导电组件的开口。
9.根据权利要求书7所述的半导体封装件的制法，其特征在于，该第一半导体芯片的第一作用面具有多个电极垫，且该增层结构电性连接至该等电极垫。
10.一种半导体封装件，包括: 包覆层，其具有相对的顶面及底面； 多个导电贯孔，其形成于该包覆层中，且贯穿该顶面与底面； 第一线路层，其形成于该包覆层的顶面与导电贯孔上； 第一半导体芯片，其嵌埋于该包覆层中，且该第一半导体芯片具有外露于该顶面的第一作用面及相对该第一作用面的第一非作用面；以及 基板，具有相对的第一表面及第二表面，并以该第一表面结合至该包覆层的底面，且该基板的第一表面上具有多个电性连接该导电贯孔的电性连接垫。
11.根据权利要求书10所述的半导体封装件，其特征在于，于该第一线路层与包覆层间、该导电贯孔与包覆层间及该导电贯孔与电性连接垫间还具有导电层。
12.根据权利要求书10所述的半导体封装件，其特征在于，该基板中及该第二表面上分别形成有导电通孔及第二线路层，且该电性连接垫与该第二线路层藉由该导电通孔电性连接。
13.根据权利要求书10所述的半导体封装件，其特征在于，该半导体封装件还包括设置并电性连接于该基板的第二半导体芯片。
14.根据权利要求书13所述的半导体封装件，其特征在于，该第二半导体芯片具有相对的第二作用面及第二非作用面，并以该第二作用面结合至该第一表面上，且该第二半导体芯片嵌埋于该包覆层中。
15.根据权利要求书10所述的半导体封装件，其特征在于，该半导体封装件还包括增层结构，其形成于该包覆层的顶面上，并电性连接至该第一线路层与第一半导体芯片。
16.根据权利要求书15所述的半导体封装件，其特征在于，该半导体封装件还包括拒焊层，其形成于该增层结构上，且该拒焊层具有供植设导电组件的开口。
17.根据权利要求书15所述的半导体封装件，其特征在于，该第一半导体芯片的第一作用面具有多个电极垫，该第一半导体芯片并藉由该电极垫电性连接至该增层结构。
【文档编号】H01L21/768GK104517895SQ201310495377
【公开日】2015年4月15日 申请日期:2013年10月21日 优先权日:2013年10月2日
【发明者】许习彰, 刘鸿汶, 陈彦亨, 纪杰元, 吕长伦, 黄富堂 申请人:矽品精密工业股份有限公司