非挥发性内存元件的制作方法及非挥发性内存元件的制作方法
【技术领域】
[0001]本发明是有关于一种非挥发性内存元件及其制作方法，特别是一种利用抹除闸极(EG)及选择闸极(SG)形成镶嵌沟槽，以制作浮动闸极(FG)。
【背景技术】
[0002]分离式闸极非挥发性内存元件，已经广泛用于在独立及嵌入式非挥发性应用中。因为它具有较小扇区清除及电路设计容易支持的特性，目前在愈益壮大及竞争严峻之嵌入式非挥发性IC产业，像是应用在微控制器MCU及智能卡(smartcard)，分离式闸极非挥发性已经越来越重要。
[0003]市面上分离式闸极非挥发性内存元件技术中，如Microchip及SST公司之双层多晶硅分离式闸极具有简易制作技术及可靠稳定度，故对终端用户而言目前为最被认可的方式。在非挥发性核心中，此技术具有双层多晶硅为作为浮动闸极之第一多晶硅及选择闸极之第二多晶硅。然而，随着IC装置尺寸持续缩小，因为它用于源极扩散及浮动闸耦合之大面积特性，双多晶硅分离式闸极不久将能满足尺寸缩小上之需求。
[0004]藉由额外添加之多晶硅层来作为耦合闸极(如控制闸极)，由于四多晶硅分离式闸极之记忆单元尺寸缩小，使得四多晶硅分离式闸极演变越来越重要。在非挥发性核心中，此技术具有三层多晶硅作为浮动闸极之第一多晶硅、控制闸极第二多晶硅、及抹除闸极/选择丨同极之第二多晶娃。
[0005]类似于众所皆知堆栈-闸极非挥发性内存元件(如ΕΤ0Χ)，首先设置浮动闸极(FG)在位线方向，然后形成控制闸极(CG)来当作蚀刻浮动闸极(FG)之屏蔽罩。藉由第三多晶硅及回蚀刻来形成抹除闸极及选择闸极间隔物，同时形成抹除闸极(EG)及选择闸极(SG WL) ο因为抹除闸极(EG)及选择闸极(SG WL)包含不同用途之不同闸极介电层，所以选择闸极(SGWL)晶体管氧化层及抹除闸极(EG)穿隧氧化层的制程整合需仔细处理。
[0006]不幸地，在现存之形成分离式闸极结构及方法中上述要求并不容易实现。而且，浮动闸极及选择闸极间之绝缘介电层必须整合在可视为浮动闸极及抹除闸极间绝缘之穿隧氧化层其组成之中。这将使制程复杂化及制程弹性封闭化。最终且最关切地，现存四多晶硅分离式闸极制程不可避免地牵涉蚀刻，以及牵涉从用来形成抹除节点的浮动闸极多晶硅其粗糙表面的氧化层成长。假设制作中多晶硅表面及穿隧氧化层并没有非常仔细处理，浮动闸极(FG)多晶硅之不均匀微表面结构，将引起无法预期之穿隧氧化层可靠度问题。
【发明内容】
[0007]鉴于上述问题，本发明提出一种非挥发性内存元件及其制作方法，特别是一种利用抹除闸极(EG)及选择闸极(SG)形成镶嵌沟槽，以制作浮动闸极(FG)。
[0008]本发明又一目的，在于提供一种非挥发性内存元件及其制作方法，在选择闸极(SG)形成间隔物，达到浮动闸极(FG)至选择闸极(SG)间之稳健绝缘性。
[0009]为达上述目的，本发明揭露一种非挥发性内存元件的制作方法，其特征在于，步骤包括:
提供一基底；
在基底上形成一基底介电层；
在基底介电层上形成一第一多晶硅层；
在基底介电层及第一多晶硅层上定义一第一图案开口及一第二图案开口；
在第一多晶硅层及基底介电层上形成一衬底介电层；
形成一牺牲层，填入第一多晶硅层及衬底介电层在水平方向上所形成的间隔；
去除位于第一图案开口上的第一多晶硅层；
根据第一图案开口进行离子布植；
形成一第一覆盖介电层，氧化第一多晶硅层及基底介电层；
形成一第二多晶硅层，填入于第一图案开口在基底介电层上的间隔；
在第二多晶硅层上于第一图案开口形成一第二覆盖介电层；
使第一覆盖介电层、第一多晶硅层及衬底介电层的堆栈、以及第二覆盖介电层、第二多晶硅层及衬底介电层的堆栈，分别形成二镶嵌结构，且在基底上二镶嵌结构形成一镶嵌沟槽的间隔；
形成一第三覆盖介电层，覆盖二镶嵌结构及镶嵌沟槽；
形成一第三多晶硅层，填入于第三覆盖介电层所覆盖的镶嵌沟槽;在第三覆盖介电层上形成一耦合介电层；
在耦合介电层上选择性形成一第四多晶硅层；以及定义一第三图案开口以进行离子布植。
[0010]于本发明一实施例中，于第一图案开口上在第一多晶硅层的两侧形成一间隔物，间隔物为电性绝缘。
[0011 ]于本发明一实施例中，去除在深度方向上位于第一多晶娃层上表面的衬底介电层，使第一多晶硅层及衬底介电层，在深度方向上具有相同厚度及在水平方向上不重迭。
[0012]于本发明一实施例中，氧化位于第二图案开口上的第一多晶硅层，及氧化增厚位于第一图案开口上的衬底介电层。
[0013]于本发明一实施例中，填入于第一图案开口在基底介电层上所形成的第二多晶硅层为抹除闸极(EG)。
[0014]于本发明一实施例中，去除牺牲层，根据第一图案开口及第二图案开口，并以在第一多晶硅层上的第一覆盖介电层、在第二多晶硅层上之第二覆盖介电层及衬底介电层为屏蔽，去除在水平方向上衬底介电层上所形成的牺牲层。
[0015]于本发明一实施例中，去除衬底介电层，根据所定义第一图案开口及第二图案开口的区域光阻为屏蔽，去除第一图案开口及第二图案开口以外区域所形成的衬底介电层，以及去除衬底介电层下方的衬底介电层。
[0016]于本发明一实施例中，形成第三覆盖介电层，包括化学沉积介电层(high-temperature CVD oxide)或热氧化层(thermal oxide)所形成的电子穿隧介电层。
[0017]于本发明一实施例中，在第一图案开口及第二图案开口以外区域所形成第三多晶硅层中，位于第一图案开口及第二图案开口之间第三多晶硅层为浮动闸极(FG)。
[0018]于本发明一实施例中，去除第三多晶硅层一部分，利用微影术在光阻上定义图案为屏蔽，去除靠近第一多晶硅层及远离第二多晶硅层的第三多晶硅层。
[0019]于本发明一实施例中，定义一第一介电层，包括位于基底上所形成的第三覆盖介电层，及以位于镶嵌沟槽下所形成的衬底介电层。
[0020]于本发明一实施例中，定义一第二介电层，包括分别位于镶嵌沟槽之上表面及侧墙所形成的第三覆盖介电层，且第二介电层包覆抹除闸极(EG)及选择闸极(SG)。
[0021]本发明揭露一种非挥发性内存元件，包括一基底、一第一介电层、一第二介电层、一親合介电层以及一親合闸极一抹除闸极(EG)、一浮动闸极(FG)以及一选择闸极(SG)。
[0022]靠近基底的表面形成一源极区以及一汲极区，源极区以及汲极区间隔一通道区。
[0023]第一介电层形成于基底上，及第一介电层上形成一抹除闸极(EG)、一选择闸极(SG)及一浮动闸极(FG)，且在深度方向上抹除闸极(EG)位于源极区上方以及选择闸极(SG)及浮动闸极(FG)位于通道区的投影上方。
[0024]第二介电层形成于第一介电层上，且包覆抹除闸极(EG)及选择闸极(SG)，及浮动闸极(FG)位于相邻第二介电层之间。
[0025]耦合介电层，凹凸起伏覆盖于第二介电层及浮动闸极(FG)上；以及一耦合闸极(CG)，形成于耦合介电层上。
[0026]第一介电层于第一图案开口具有一第一厚度，且第一介电层在深度方向上分别于浮动闸极(FG)的投影下方具有一第二厚度及于选择闸极(SG)的投影下方具有一第三厚度；其中，第一厚度大于第二厚度，并且及第二厚度大于第三厚度。
[0027]于本发明一实施例中，在第二介电层及选择闸极(SG)之间形成一第一覆盖介电层，及在第二介电层及抹除闸极(EG)之间形成一第二覆盖介电层，并且，第一覆盖介电层具有一第一覆盖厚度及第二覆盖介电层具有一第二覆盖厚度，及第一覆盖厚度大于第二覆盖厚度。
[0028]于本发明一实施例中，更包括一形成于汲极区上的位线连接，位线连接贯穿第一介电层及耦合介电层，且在深度方向上远离基底以作为外部连接。
[0029]于本发明一实施例中，第二介电层位于抹除闸极(EG)及选择闸极(SG)的两侧，为分别朝远离抹除闸极(EG)及选择闸极(SG)中心的方向所形成。
[0030]于本发明一实施例中，耦合介电层为连续凹凸起伏位于抹除闸极(EG)、浮动闸极(FG)及选择闸极(SG)的投影上方，且在浮动闸极(FG)上形成的耦合介电层，为在深度方向上靠近第一介电层。
[0031]于本发明一实施例中，第一介电层上具有一第二图案开口，第二图案开口在深度方向上为用以定义选择闸极(SG)。
[0032]于本发明一实施例中，第一介电层上具有一第三图案开口，第三图案开口在深度方向上为用以定义汲极区。
[0033]于本发明一实施例中，选择闸极(SG)具有一间隔物，间隔物形成于在第二图案