非挥发性存储器制造方法及其构造的制作方法
【专利摘要】一种非挥发性存储器制造方法，包含以下步骤：于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层界定一漏区域，每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；依序于该硅基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层；形成堆叠而成的多个栅极结构；及于该硅基板上的每一漏区域形成一漏极接触窗，且于该源区域形成至少一源极接触窗。一种非挥发性存储器构造也被公开。
【专利说明】非挥发性存储器制造方法及其构造
【技术领域】
[0001 ] 本发明涉及一种存储器制造方法，特别是涉及一种非挥发性存储器(Non-Volatile Memory)制造方法及其构造。
【背景技术】
[0002]随着存储器制程的进步，非挥发性存储器的应用范围也越来越广泛，从过去应用于电子装置开机用途(例，将BI OS刻录于EEPR0M)，到现今应用于数据储存用途，其中最受欢迎的莫过于快闪存储器(Flash Memory) 0然而也基于此转变，快闪存储器的稳定度就显得隔外地重要。
[0003]常见的快闪存储器架构为浮动栅(Floating Gate)架构。所谓的浮动栅架构存储器通常会包含一存储器阵列。该存储器阵列形成于一基板上，并包括多个记忆胞。每一个记忆胞为具有一控制栅极、一浮动栅极、一源极(Source)，及一漏极(Drain)的晶体管。其中该浮动栅极通过一层穿遂氧化层与源极、漏极分离，并可用来保持电荷。也就是说，该控制栅极可以通过施加电压促使电子由漏极穿过该穿遂氧化层，以将电子注射至浮动栅极，使得每一记忆胞充电。也就是说，电荷在浮动栅极中存在与否，可以用来决定所述记忆胞进行写入数据或抹除数据的行为。
[0004]然而，如何降低快闪存储器的写入/抹除电压，一直是有待解决的问题。现有的方式通常是通过减少穿遂氧化层的厚度，进而达成降低快闪存储器的写入/抹除电压的目的。然，上述的方式会引起明显的漏电流问题，也就是说，相较于厚的穿遂氧化层而言，薄的穿遂氧化层所储存的电荷更有可能漏至该基板。也就是说，若穿遂氧化层有缺陷的话，则所有储存的电荷很有可能通过此缺陷而漏出，而如此不稳定的状态，会造成储存于记忆胞的数据有遗失的疑虑。
[0005]因此， 另一种快闪存储器架构， 即采用硅氧氮氧硅((Poly-Si)-Si02-Si3N4-Si02-Si,以下简称S0N0S)构造的快闪存储器，由于其可以在不引起严重电荷损失的情况下降低穿遂氧化层的厚度，所以越来越受到重视。参阅图1，现有的S0N0S快闪存储器主要包含一硅基板1，多个隔离层2、多个字符线11、多个源极接触窗I
2、多个漏极接触窗I 3，及多个S 0N0S存储器胞I 4。其中，所述源极接触窗I 2与漏极接触窗I 3形成于任二隔离层2与任二字符线11所定义出的一区域I 5。
[0006]可预期的是，随着存储器制程越来越小，所述隔离层2与所述字符线11所定义出的该区域I 5也会越来越小，因此，欲在该区域I 5形成上述的接触窗的难度将会越来越高，换句话说，在现有的S 0N0S架构下，存储器制程的发展将会受到上述的接触窗所限制。
【发明内容】
[0007]本发明的目的在于提供一种非挥发性存储器制造方法。
[0008]本发明非挥发性存储器制造方法，包含以下步骤:(A)于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层分别界定一漏区域，其中每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；(B)依序于该硅基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层；(C)通过光阻屏蔽与蚀刻的图案化制程形成堆叠而成的多个栅极结构；及(0)于该硅基板上的每一漏区域形成一漏极接触窗，且于该硅基板上的该源区域形成至少一源极接触窗。
[0009]本发明的另一目的在于提供一种非挥发性存储器构造。
[0010]本发明非挥发性存储器构造，包含一硅基板、多个间断式的隔离层、一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层。
[0011]所述间断式的隔离层间隔地形成于该硅基板上。其中每一隔离层与相邻的隔离层分别界定一漏区域，且所述隔离层由多个空隙所分离。所述空隙在垂直于所述隔离层的方向上形成一共同的源区域。所述漏区域通过该源区域互相连通。
[0012]该穿隧介电层附着于该硅基板上。
[0013]该电荷捕捉层附着于该穿隧介电层上。
[0014]该阻电层附着于该电荷捕捉层上。
[0015]该栅层附着于该阻电层上。
[0016]该穿隧介电层、该电荷捕捉层、该阻电层，及该栅层形成堆叠而成的多个栅极结构，且该硅基板上的每一漏区域形成一漏极接触窗。而该硅基板上的该源区域形成至少一源极接触窗。
[0017]本发明的有益效果在于:通过形成于该硅基板上的所述间隔的隔离层，使得所述漏区域能通过该源区域互相连通，且于该硅基板上形成该源极接触窗时，相较于现有的SONOS架构，缩小制程时较不易受到所述源极接触窗的限制。
【专利附图】
【附图说明】
[0018]图1是一俯视图，说明现有的S ONOS架构快闪存储器；
[0019]图2是一流程图，说明本发明非挥发性存储器制造方法的较佳实施例的步骤；
[0020]图3是一侧视剖面图，说明本较佳实施例的存储器胞；
[0021]图4是一俯视图，说明本较佳实施例于硅基板上形成间断式的隔离层的过程；
[0022]图5是一俯视图，说明本较佳实施例于硅基板上形成存储器胞的过程；
[0023]图6是一俯视图，说明本较佳实施例于硅基板上形成漏极接触窗与源极接触窗的过程；
[0024]图7是一俯视图，说明本较佳实施例的另一种态样；
[0025]图8是一俯视图，说明本较佳实施例的另一种态样；
[0026]图9是一示意图，说明本较佳实施例的编程步骤；
[0027]图1 O是一示意图，说明本较佳实施例的抹除步骤；
[0028]图11是一示意图，说明本较佳实施例的读取步骤。
【具体实施方式】
[0029]下面结合附图及实施例对本发明进行详细说明。
[0030]参阅图3与图5，本发明非挥发性存储器构造的较佳实施例，适用于现有的SONOS架构的快闪存储器。其包含一娃基板1、一由氧化娃组成的穿隧介电层I 4 1、一由氮化娃组成的电荷捕捉层I 42、一由氧化硅组成的阻电层I 43、一由多晶硅组成的栅层I 44(见图3)、多个字符线11，及多个隔离层2 (见图5)。
[0031]参阅图2至图6，以下通过一非挥发性存储器制造方法，针对本较佳实施例的制造步骤进一步地说明。
[0032]如步骤S 9 I所示，于该硅基板I上间隔地形成所述间断式的隔离层2，且根据每一隔离层2与相邻的隔离层2分别界定一漏区域I 5 I。其中每一条隔离层2具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层2的方向上形成一共同的源区域I 52，所述漏区域I 5 I通过该源区域I 52互相连通(见图4)。由于所述隔离层2分别为所述空隙所分离。因此有别于现有的S ONOS架构，在本较佳实施例中，由所述隔离层2所界定的所述漏区域I 5 1，将可通过该源区域I 52连通。
[0033]如步骤S 92所示,依序于该娃基板I上附着一穿隧介电层I 4 1、一电荷捕捉层I 42、一阻电层I 43，及一栅层I 44。也就是说，首先采用现有的热氧化(ThermalOxidation)的方式，将该穿隧介电层I 4 I附着于该硅基板I上。接着，再采用低压化学气相沉积法(Low PressureChemical Vapor Deposition, LPCVD)的方式,将该电荷捕捉层I 42附着于该穿隧介电层I 4 I上。接着，再采用热氧化的方式，将该阻电层I 43附着于该电荷捕捉层I 42上。此时，该穿隧介电I 4 I层、该电荷捕捉层I 42，及该阻电层I 43共同形成一氧化物-氮化物-氧化物结构(Oxide-Nitride-Oxide,以下简称0N0)。最后，再采用低压化学气相沉积法，将该栅层I 44附着于该阻电层I 43上(见图3)。
[0034]如步骤S 93所示,通过光阻屏蔽与蚀刻的图案化制程(PhotoresistMasks andthe Etching Process),形成堆叠而成的多个栅极结构。至此,该娃基板I上已存在多个包含0N0结构与栅极结构的存储器胞I 4(见图5)。
[0035]如步骤S 94所示,通过离子植入法(1n Implantation)于该娃基板I上的每一漏区域I 5 I形成漏极掺杂区，再形成用于供漏极掺杂区和外部电性连接的漏极接触窗I 3，且于该硅基板I上的该源区域I 5 2形成源极掺杂区，再形成至少一用于供源极掺杂区和外部电性连接的源极接触窗I 2 (见图6)。有别于现有的S 0N0S架构的快闪存储器，S卩，每一存储器胞I 4会分别连接一漏极接触窗I 3与一源极接触窗I 2(见图1)，在本较佳实施例中，由于所述漏区域I 5 I可以通过该源区域I 5 2互相连通，因此仅需于该源区域I 52形成该单一个源极接触窗I 2，即可供所述漏极接触窗I 3连结，而所述存储器胞I 4可共享该源极接触窗I 2。此外由于所需的源极接触窗I 2的数量减少了，因此也能达到降低成本与制程困难度的功效。
[0036]值得一提的是，于该源区域I 52形成该源极接触窗I 2时将不再受限于所述隔离层2，也就是说，欲缩小存储器制程时，形成该源极接触窗I 2较不易受到限制。
[0037]又，技术上于该源区域I 52每间隔至少二隔离层2形成该源极接触窗I 2即可，因此可每间隔二个隔离层2就形成一源极接触窗I 2 (见图7)，也可每间隔六十四个隔离层2才形成一源极接触窗I 2。当然，也可如图8所示，形成一个大范围的隔离层2，并不限于本较佳实施例所公开。
[0038]至此，本较佳实施例的S 0N0S架构的快闪存储器可谓完成。而在本较佳实施例中，可以进行编程、抹除，及读取等步骤，以下将进一步地介绍。[0039]编程步骤:
[0040]参阅图9,在本较佳实施例中，采用注入信道热电子(Channel HotElectron Injection)的方式，将电子注入该电荷捕捉层I 42，以完成编程步骤。举例来说，假设对栅极(指栅层I 44)施加8伏特的正电压，且对一源极I 6施加4伏特的正电压，基于电场效应，将会有多个负电子会被吸引，并穿过该穿隧介电层I 4 I到达该电荷捕捉层I 42。当该电荷捕捉层I 42内所吸引到的电子到达一定的程度时，则编程步骤完毕。
[0041]抹除步骤:
[0042]参阅图1 O,在本较佳实施例中,采用带间热电洞(B and to B and HotHole, BBHH)的方式，将电洞注入该电荷捕捉层I 42，以完成抹除步骤。举例来说，假设对栅极(指栅层I 44)施加5伏特的负电压，且对该源极I 6施加5伏特的正电压，基于电场效应，将会有多个电洞会被吸引，并穿过该穿隧介电层I 4 I到达该电荷捕捉层I 42。此时被吸引至该电荷捕捉层I 42的电洞将和先前存在于该电荷捕捉层I 42的电子结合。当足够多数量的电洞被吸引进该电荷捕捉层I 42，使得存在于该电荷捕捉层I 42的电子完全被中和时，则抹除步骤完毕。
[0043]读取步骤:
[0044]参阅图11，在本较佳实施例中，相较于上述的编程步骤，若欲完成读取步骤，需对该栅极(指栅层I 44)施加4.5伏特的正电压，且对一漏极I 7施加1.2伏特的正电压。其中施加于该栅极的电压低于编程步骤中施加于该栅极的电压。
[0045]由以上说明可知，本发明的设计具有下述功效:
[0046]通过形成于该硅基板I上的所述间隔的隔离层2，使得所述漏区域I 5 I能通过该源区域I 52互相连通，且于该硅基板I上形成该源极接触窗I 2时，相较于现有的SONOS架构，缩小制程时较不易受到所述源极接触窗I 2的限制。此外该源区域I 52所需的该源极接触窗I 2的数量也少于现有的S ONOS架构所需的数量，因此也达到降低成本与制程困难度的功效，所以确实能达成本发明的目的。
【权利要求】
1.一种非挥发性存储器制造方法；其特征在于该非挥发性存储器制造方法包含:(A)于一硅基板上间隔地形成多个间断式的隔离层，且根据每一隔离层与相邻的隔离层分别界定一漏区域，其中每一条隔离层具有切断该条隔离层的多个空隙，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；(B)依序于该娃基板上附着一穿隧介电层、一电荷捕捉层、一阻电层，及一栅层；(C)通过光阻屏蔽与蚀刻的图案化制程形成堆叠而成的多个栅极结构；及(0)于该硅基板上的每一漏区域形成一漏极接触窗，且于该硅基板上的该源区域形成至少一源极接触窗。
2.根据权利要求1所述的非挥发性存储器制造方法，其特征在于:在步骤(D)中于该源区域每间隔至少二隔离层形成该源极接触窗。
3.根据权利要求2所述的非挥发性存储器制造方法，其特征在于:在步骤(B)中该穿隧介电层与该阻电层分别由氧化硅所组成，该电荷捕捉层由氮化硅所组成，且该栅层由多晶娃所组成。
4.根据权利要求2所述的非挥发性存储器制造方法，其特征在于:在步骤(B)中通过热氧化的方式将该穿隧介电层附着于该硅基板上，且通过热氧化的方式将该阻电层附着于该电荷捕捉层上。
5.根据权利要求2所述的非挥发性存储器制造方法，其特征在于:在步骤(B)中通过低压化学气相沉积法的方式将该电荷捕捉层附着于该穿隧介电层上，且通过低压化学气相沉积法将该栅层附着于该阻电层上。
6.根据权利要求2所述的非挥发性存储器制造方法，其特征在于:在步骤(D)中通过离子植入法形成漏极掺杂区与源极掺杂区，再形成用于供漏极掺杂区与源极掺杂区和外部电性连接的所述漏极接触窗与该源极接触窗。
7.一种非挥发性存储器构造，其特征在于该非挥发性存储器构造包含:一硅基板；多个间断式的隔离层，间隔地形成于该硅基板上，其中每一隔离层与相邻的隔离层分别界定一漏区域，且所述隔离层由多个空隙所分离，所述空隙在垂直于所述隔离层的方向上形成一共同的源区域，所述漏区域通过该源区域互相连通；一穿隧介电层，附着于该硅基板上；一电荷捕捉层，附着于该穿隧介电层上；一阻电层，附着于该电荷捕捉层上；及一栅层，附着于该阻电层上；其中该穿隧介电层、该电荷捕捉层、该阻电层，及该栅层形成堆叠而成的多个栅极结构，且该硅基板上的每一漏区域形成一漏极接触窗，而该硅基板上的该源区域形成至少一源极接触窗。
8.根据权利要求7所述的非挥发性存储器构造，其特征在于:于该源区域每间隔至少二隔离层形成该源极接触窗。
9.根据权利要求8所述的非挥发性存储器构造，其特征在于:其中该穿隧介电层与该阻电层分别由氧化硅所组成，该电荷捕捉层由氮化硅所组成，且该栅层由多晶硅所组成。
【文档编号】H01L27/115GK103730424SQ201210422872
【公开日】2014年4月16日 申请日期:2012年10月30日 优先权日:2012年10月15日
【发明者】李文诚, 陈宜秀, 吴怡德 申请人:宜扬科技股份有限公司