用于减少应力半导体化合物中的穿透位错的外延技术的制作方法

用于减少应力半导体化合物中的穿透位错的外延技术的制作方法
【专利摘要】提供了一种用于制造半导体结构的解决方案。该半导体结构包括使用一组外延生长周期生长在基板上的多个半导体层。在每个外延生长周期期间，生长具有拉伸应力或压缩应力中的一个的第一半导体层，然后直接在第一半导体层上生长具有拉伸应力或压缩应力中的另一个的第二半导体层。一组生长条件中的一个或多个、一层或两层的厚度、和/或层之间的晶格失配，可以被配置成在层之间的界面的最小百分比内产生目标级别的压缩和/或拉伸应力。
【专利说明】用于减少应力半导体化合物中的穿透位错的外延技术
[0001] 对相关申请的引用
[0002] 本申请要求2012年2月1日提交的题目为"Epitaxy Technique for Reduction of Threading Dislocations in Stressed Nitride-Based Semiconductor Compounds，' 的共同未决的美国临时申请61/593, 426的优先权，该申请通过引用被包括在此。本发 明的多个方面涉及2012年12月3日提交的题目为"Epitaxy Technique for Growing Semiconductor Compounds"的美国专利申请13/692, 191，该申请通过引用被包括在此。

【技术领域】
[0003] 本公开内容一般地涉及生长半导体化合物，并且更具体地涉及用于这种生长的外 延技术，该技术能够在半导体化合物中产生低位错密度。

【背景技术】
[0004] 对于发光器件，比如发光二极管（LED)，特别是深紫外LED (DUV LED)，最小化半导 体层中的位错密度和裂痕数量增加器件的功效。为了这一点，一些方法已经试图在图案化 的基板上生长低缺陷的半导体层。这些方法通常依赖于减小在外延生长的半导体层中存在 的应力。
[0005] 例如，减小在外延生长层中的应力累积的一种方式依赖于使用微通道外延（MCE) 图案化底层基板。利用MCE，将窄通道用作包含来自基板的低缺陷信息的成核中心。掩膜中 的开口用作微通道，其将晶体信息传递给过度生长层，而掩膜防止位错转移到过度生长层。 结果，过度生长层可能变得无位错。MCE的三维结构也提供另一优点来释放应力。残留的应 力可被高效地释放，因为过度生长层容易变形。在另一种方式中，在位错密度大量集中的位 置应用掩膜，以阻挡它们的进一步传播。
[0006] 其它方式依赖于外延生长基于III族氮化物的半导体超晶格。该超晶格结构减轻 氮化铝（A1N)/蓝宝石模板和后续的厚Al xGai_xN(0 < X < 1)层之间的应变差。对于比如 DUV LED的器件，厚的AlGaN外延层（例如几微米量级的AlGaN外延层）对于减小电流聚集 是所需的。使用超晶格方式，生长出AlN/AlGaN超晶格以减小二轴拉伸应变，并且在蓝宝石 上生长出3μπι厚的八1 (|.26&(|.#而没有任何裂痕。类似地，图1A中示出的超晶格结构可包括 周期结构，每个元素2A-2D由半导体材料的交替的子层构成，在这些子层中具有不同的极 化和不同的累积应力。这种超晶格可以用于最小化由于改变超晶格元素的子层中的应力而 造成的位错密度。
[0007] 虽然超晶格方式允许对外延生长氮化物的半导体层中的拉伸和压缩应力进行一 些控制时，这些方式不能以均匀的成分外延生长基于氮化物的半导体层。为了生长这种层， 已开发了各种氮和铝空位。例如，可以使用迁移增强的金属有机化学气相沉积外延生长技 术（利用ΝΗ 3脉冲流）生长高质量的Α1Ν层。可以使用各种生长模式来减小穿透位错。另 夕卜，图1Β和1C示出了根据现有技术的用于制造 Α1Ν多层缓冲层的另一种方式。具体地，图 1Β示出用于ΝΗ3脉冲流生长的气流序列，而图1C示出了 Α1Ν缓冲层的示意结构。在第一步 中，使用NH3脉冲流生长沉积A1N成核层和初始A1N层。通过A1N成核层的合并工艺实现 低穿透位错密度。例如，如从透射电子显微镜（TEM)图像横截面观察到的，A1N缓冲层上的 AlGaN层的刃型和螺型的位错密度被分别报告为3. 2xl09和3. 5X108cm_2。


【发明内容】

[0008] 本发明的多个方面提供了制造半导体结构提供一种解决方案。该半导体结构包 括使用一组外延生长周期生长于基板上的多个半导体层。在每一个外延生长周期期间，具 有拉伸应力或压缩应力其中之一的第一半导体层生长，随后是在第一半导体层上的第二半 导体层的生长，第二半导体层具有拉伸应力或压缩应力中的另一个。一组生长条件中的一 或多个、一或两个层的厚度，和/或层间的晶格失配可以被配置以创建在层间界面的最小 百分比内的目标等级的压缩和/或剪应力。可以基于足够将层内最小组的位错从主要在c 轴方向的方向转到主要在层的c面的方向的剪应力的量来选择压缩和/或剪应力的目标等 级。
[0009] 本发明的第一方面提供一种制造半导体结构的方法，该方法包括：使用一组外延 生长周期来在基板上生长多个位于半导体层，其中每个外延生长周期包括：外延生长具有 拉伸应力或压缩应力中一个的第一半导体层，和直接在第一半导体层上外延生长具有拉伸 应力或压缩应力中的另一个的第二半导体层，其中在第一和第二半导体层间的一组生长条 件的变化导致第一和第二半导体层间界面面积的至少百分之十具有剪应力，该剪应力比在 两组具有至少〇. 01 %的晶格失配的III族氮化物半导体层间存在的剪应力大。
[0010] 本发明的第二方面提供一种半导体结构，该结构包括：基板、基板上的多个半导体 层，该多个半导体层包括一组周期，每个周期包括：第一半导体层，其中第一半导体具有拉 伸应力或压缩应力中的一个，和直接在第一半导体层上的第二半导体层，其中第二半导体 层具有该拉伸应力或压缩应力中的另一个，其中在第一和第二半导体层间的一组生长条件 变化导致第一和第二半导体层间界面面积的至少百分之十具有剪应力，该剪应力比在两组 具有至少0. 01 %的晶格失配的III族氮化物半导体层间存在的剪应力大。
[0011] 本发明的第三方面提供一种制造半导体结构的方法，该方法包括：使用一组外延 生长周期在基板上生长多个III族氮化物半导体层，其中每个外延生长周期包括：外延生长 具有拉伸应力或压缩应力其中之一的第一 III族氮化物半导体层，和直接在第一半导体层上 外延生长第二III族氮化物半导体层，该第二III族氮化物半导体层具有该拉伸应力或压缩应 力中的另一个，其中外延生长第一半导体层和外延生长第二半导体层使用的V族前体和III 族前体的摩尔比率差别至少10%，以及其中，第一或第二半导体层中至少一个的厚度、第一 和第二半导体层间晶格失配或第一和第二半导体层间一组生长条件的变化中的至少一个 被选择来在第一和第二半导体层间界面的至少10%面积中创建剪应力，该剪应力足够将第 一半导体层内最小百分比的位错从主要在C轴方向的方向转变为主要在所述第一或第二 半导体层中至少一个的C面的方向。本发明的示出的各个方面被设计为解决在此描述的问 题中的一个或多个和/或没有讨论到的一个或多个其它问题。

【专利附图】

【附图说明】
[0012] 本公开的这些和其它特征将从以下结合描绘本发明各种方面的附图的对本发明 各方面的具体描述中更容易理解。
[0013] 图1A-1C示出根据现有技术的减小位错密度的方式。
[0014] 图2示出根据一个实施例，对于III族氮化物层，晶格常数a和c作为V/III比的 函数的示例性曲线。
[0015] 图3示出根据一个实施例，对于III族氮化物层，应力和应变作为V/III比的函数 的示例性曲线。
[0016] 图4A-4C示出根据多个实施例的示例性结构。
[0017] 图5示出根据一个实施例的（102) XRD摇摆曲线FWHM作为层厚的函数的示例性曲 线。
[0018] 图6示出根据一个实施例的用于使用错配应力从晶体推出位错的示例性机制的 示意图。
[0019] 图7示出根据一个实施例的晶体中的位错转变的示例性示意图。
[0020] 图8A和8B示出根据多个实施例的其上生长有拉伸层的压缩层的表面的示例性图 案。
[0021] 图9A和9B示出根据多个实施例的示例性图案化排列。
[0022] 图10示出根据一个实施例的示例性设备异质结构的示意图。
[0023] 图11示出根据一个实施例的用于制造电路的示例性流程图。
[0024] 应注意，附图可以不按照比例。附图旨在仅仅描绘本发明的典型方面，并且因此不 应被认为限制本发明的范围。在附图中，相同的附图标记在各附图之间代表相同的元件。

【具体实施方式】
[0025] 本发明人认识到，虽然减小压缩和拉伸应力有益于位错的整体减少，这些应力的 存在可能导致位错弯曲和转变。例如，由于不相称的应变导致的压缩或拉伸应力可能产生 将位错朝向晶体边界驱动或弯曲的力。本发明人提出利用这种应力减小半导体化合物中的 穿透位错密度。在一个实施例中，具有均匀成分的基于氮化物的半导体层被使用自组装应 变调节（SASM)生长工艺而生长在晶格失配的基板（例如，蓝宝石、碳化硅等）上，该工艺包 括调节相应的外延层中的一个或多个中的内部应变，使得至少一部分的穿透位错将从主要 是c轴的方向转变为主要在该层的c面中的方向。
[0026] 如上所指出的，本发明的多个方面提供了一种用于制造半导体结构的解决方案。 该半导体结构包括使用一组外延生长周期生长在基板上的多个半导体层。在每个外延生长 周期期间，生长具有拉伸应力或压缩应力之一的第一半导体层，随后在第一半导体层上直 接生长具有拉伸应力或压缩应力中的另一个的第二半导体层。一组生长条件中的一个或多 个、所述层中的一层或两层的厚度，和/或层之间的晶格失配可以被配置以产生层之间的 界面的最小百分比内的目标级别的压缩和/或剪应力。可以基于足以将层中的最小一组位 错从主要在c轴方向上的方向转变为主要在该层的c面中的方向的剪应力的量来选择该目 标级别的压缩和/或剪应力。以此方式，该半导体结构可以比现有技术方式具有数量减少 的裂痕和/或穿透位错。如此处所使用的，除非另外标注，否则术语"组"表示一个或多个 (即，至少一个），并且短语"任何解决方案"表示任何现在已知或以后开发出的解决方案。
[0027] 本发明的多个方面涉及在基板上的半导体层的生长。在一个实施例中，半导体层 由选自ΙΙΙ-ν族材料系的元素形成。在更具体的实施例中，半导体层由III族氮化物材料 形成。III族氮化物材料包括一个或多个III族元素（例如，硼（B)、铝（A1)、镓（Ga)和铟 (In))以及氮（N)，使得B wAlxGaYInzN，其中0彡W，X，Υ，Z彡1，且W+X+Y+Z = 1。示例性的 ΠΙ族氮化物材料包括具有任意摩尔份数的III族元素的AlN、GaN、InN、BN、AlGaN、AllnN、 A1BN、AlGalnN、AlGaBN、AlInBN、AlGalnBN。
[0028] 基板可以包括展现出与其上生长的半导体层晶格失配的任何类型的基板。为此， 基板可以具有不同于对应于其上外延生长的半导体层之一的晶格常数的晶格常数。如在此 所使用的，当晶格常数差出大于百分之一（例如，按照半导体层的晶格常数减去基板的晶 格常数再除以半导体层的晶格常数来计算）时，基板与半导体层晶格失配。在一个实施例 中，基板是绝缘材料，比如蓝宝石或碳化硅（SiC)。但是，基板可以包括任何适当的材料，t匕 如硅（Si)、氮化物基板（例如AlN、GaN、BN、AlGaN等）、氧化物基板（例如，氧氮化铝、氧化 锌（ZnO)、镓酸锂（LiGa0 2)、铝酸锂（LiA102)、铝酸镁（MgAl204)、铝镁钪氧化物（ScMgA10 4) 等），和/或其它相关材料。
[0029] 如在此所描述的生长出的层可以实现为任何类型的半导体器件的一部分。在一个 实施例中，该半导体器件是发射器件。在更具体的实施例中，该发射器件被配置成操作为发 光二极管（LED)，比如常规的或超辐射LED。类似地，该发射器件可以被配置成操作为激光 器，比如激光二极管（LD)。在另一个实施例中，该半导体器件被配置成操作为光电探测器、 光电倍增器等。无论如何，由该器件发出或检测到的电磁辐射可包括任何波长范围内的峰 值波长，包括可见光、紫外辐射、深紫外辐射、红外光等。
[0030] 本发明的多个方面利用一种能力来选择性地生长取决于沉积条件而展现出拉伸 或压缩残余应力的层。例如，用于在异质基板上生长氮化铝（A1N)外延层的一组沉积条件 的变化可以导致展现出拉伸或压缩残余应力的层。在一个实施例中，该组沉积条件包括V 族前体与ΠΙ族前体（V/III比）的摩尔比，其可以在III-V族半导体层的生长期间改变。
[0031] 一个层是经受拉伸还是压缩应力还可以取决于与该层的晶格常数与每个相邻层 的晶格常数的对比。例如，在晶格常数为3. 108埃的第二A1N层上生长的晶格常数为3. 110 埃的第一 A1N层经受压缩应力，而第二A1N层经受拉伸应力。为此，V/III比，或半导体层 的另一生长特性，可能无法自己确定该层经历的是拉伸还是压缩应力。相反，可能需要相邻 一或多层的生长和/或晶格参数来估计给定层中存在的应力。
[0032] 除非特别指定，"拉伸层"是经历拉伸应力的层，并且"压缩层"是经历压缩应力的 层。遍及全文，这些术语还指代相应具有拉伸或压缩应力的层。另外，层可以在该层的一个 区域（例如底部）经历压缩应力，并且在该层的另一个区域（例如顶部）经历拉伸应力。在 这种情况下，这种层被称为"混合应力层"。一般而言，"混合应力层"是应力的正负在整个 层，该层的不同位置等变化的层。应理解，虽然主要使用目标压缩应力来描述本发明的示例 性的方面，但是应理解目标应力可以是拉伸应力。
[0033] 关于以1750的V/III比生长的默认A1N层来示出和描述本发明的附加方面。这 种层包括大约3. 112埃的晶格常数a。为此，图2示出根据一个实施例，对于III族氮化物 层，晶格常数a和c作为V/III比的函数的示例性曲线图。不同的晶格常数可以导致在相邻 于该默认A1N层生长时施加不同的拉伸和压缩性质的层。例如，对于使用低V/III比（例 如，小于大约1750)生长的III族氮化物层，该III族氮化物层的晶格常数a略微大于该默 认A1N层的晶格常数a。晶格常数a的差异导致III族氮化物层在相邻默认A1N层上施加 拉伸应力。对于使用高V/III比（例如，大于大约1750)生长的III族氮化物层，该III族 氮化物层的晶格常数a略小于该默认A1N层的晶格常数a，这导致压缩应力被III族氮化物 层施加到相邻默认A1N层上。
[0034] 图3示出根据一个实施例，对于III族氮化物层，应力和应变作为V/III比的函数 的示例性曲线图。零应变的点被选择为与具有3. 112A的晶格常数的默认A1N层一致，该默 认A1N层被假设与该III族氮化物层相邻。图3中示出的所有应变和应力都是关于此生长 条件计算的。如所示出的，由ΠΙ族氮化物层施加在该默认A1N层上的应变和拉伸应力随 着V/III比增加而减小，逐渐从拉伸应力切换为压缩应力。为此，在低V/III比（例如，小 于大约1750)下相邻于默认A1N层生长的III族氮化物层处于压缩应力中，而以高V/III 比（例如，高于大约1750)相邻于默认A1N层生长的III族氮化物层处于拉伸应力中。如 进一步示出的，通过调节V/III比在A1N层的应变中仅仅产生小变化。
[0035] 在实施例中，半导体异质结构（例如，一个层）的生长，比如基于III-V族的异质 结构，包括具有交替的拉伸和压缩应力的一系列层（例如膜）的生长。一层可以通过调节每 层中的V/III比而被选择性地配置为具有拉伸或压缩应力。例如，这种调节可以包括根据 产生压缩或拉伸的半导体层的一组进度来改变V/III比。另外，可以变更一个或多个附加 的沉积条件，比如生长温度、气流等。此外，这些层的一个或多个属性，比如层的相对厚度、 每层内的应力分布等，可以在该层的生长期间被调整。该组沉积条件的调节可以产生压缩 应力增加的区域和拉伸应力增加的区域。以此方式，所产生的半导体结构可以被配置为具 有总的残余应力大约为零（或者接近零）的条件。
[0036] 图4A-4C示出根据多个实施例的示例性结构10A-10C。每个结构10A-10C包括基 板12,基板12可以是异质基板，比如蓝宝石、SiC等。此外，结构10A、10B包括直接生长在 基板12上的缓冲层14 (例如成核层）。缓冲层14可以提供过渡以容纳基板12和后续的 半导体异质结构16A-16B之间的较大的晶格失配。在一个实施例中，缓冲层14可以包括 Al^GahN/AlyGapyN超晶格，其中0<x，y<l。每个超晶格层可以例如达到几纳米厚。在 一个实施例中，具有不同铝含量（例如，由X和y所指示的）的层可以具有类似的厚度。在 示例性实施例中，缓冲层14的厚度在从接近零纳米到大约2000纳米的范围内。在另一个 实施例中，缓冲层14的生长使用大约500到大约1200摄氏度之间的生长温度，以及每小时 大约0. 01微米和大约10微米之间的生长速率。但是，如结构10C所示出的，例如，基于基 板的材料和/或相应的晶格失配，该结构的实施例可以被形成为没有缓冲层14。
[0037] 无论如何，每个结构10A-10C包括生长在基板12上的半导体异质结构16A-16C。每 个半导体异质结构16A-16C由多个压缩层18A-18C与多个拉伸层20A-20C交替形成。在结 构10A、10C中，首先生长压缩层18A，而在结构10B中，首先生长拉伸层20A。虽然每个半导 体异质结构16A-16C被示出为包括三个周期的外延生长（例如，每个周期包括压缩和拉伸 层），应理解，半导体异质结构可以包括任意数量的周期。在一个实施例中，在压缩层和相邻 的拉伸层之间应力突然改变。作为替代地，在相邻的层之间应力可以逐渐改变（例如，通过 生长具有分级的拉伸或压缩应力的层）。此外，拉伸和压缩应力在半导体异质结构16A-16C 的周期之间可以是基本上恒定的，或者可以每个周期逐渐改变。
[0038] 半导体异质结构16A-16C的生长，以及形成该半导体异质结构16A-16C的相应的 层18A-18C、20A-20C的生长可以使用任何一组沉积条件。例如，用于层18A-18C、20A-20C 的该组沉积条件可以包括：每分钟大约0. 1和大约200微摩尔之间的III族前体流速；大约 100和10000标准立方厘米每分钟（SCCM)之间的氮前体流速；大约1和760托之间的压力； 大约10和大约1000之间的V族前体与III族前体的摩尔比（V/III比）；和大约500和大 约1800摄氏度之间的生长温度。此外，层18A-18C、20A-20C可以生长到大约临界厚度的厚 度，以避免赝晶生长。在一个实施例中，每层18A-18C、20A-20C具有大约1纳米和5微米之 间的厚度。
[0039] 如在此所描述的，在半导体异质结构16A-16C的生长期间，用于外延生长 层18A-18C、20A-20C的一组沉积条件中的一个或多个可以被改变以使得所产生的层 18A-18C、20A-20C展现出拉伸或压缩残余应力。例如，压缩层的生长和拉伸层的生长可以 使用差至少百分之十的V族前体与III族前体的摩尔比。在一个实施例中，压缩层的成分 与拉伸层的成分差出不大于大约百分之五。例如，拉伸层中的铝的比例可以与压缩层中铝 的比例差出不多于大于百分之五。例如，压缩层和拉伸层可以具有至少0. 01%的晶格失配 (例如，一层的晶格常数可以与另一层的晶格常数差出至少0.0001埃。）此外，用于压缩层 和拉伸层的生长速率可以改变。在一个实施例中，用于压缩层和拉伸层的生长速率差出至 少百分之十。用于压缩层和拉伸层的生长温度可以基本上相同或可以改变。在一个实施例 中，用于压缩层和拉伸层的生长温度差出至少百分之二。
[0040] 此外，对层的位错密度的分析可以包括X射线衍射（XRD)摇摆曲线的分析，其中 (102)晶格面反射的半极小处全宽度（FWHM)涉及位错密度。为此，图5示出根据一个实施 例的（102)XRD摇摆曲线FWHM作为层厚的函数的示例性曲线。该曲线对应于使用如在此所 描述的应变调节生长的A1N层。如所示，A1N(102)XRD摇摆曲线FWHM随着层厚的增加而减 小，这表明刃形位错的密度的减小。
[0041] 图6示出根据一个实施例的用于使用错配应力32从晶体30推出位错的示例性机 制的示意图。在一个实施例中，晶体30包括一组自组装应变调节（SASM) III族氮化物半导 体层，这些层使用在此描述的生长工艺周期性地生长在异质（例如晶格失配的）基板上。 这种生长工艺可以包括调节外延层中的内部应变。具体而言，比如温度、V/III比等的一组 沉积条件的调节可以产生变化的内部应变的层。此调节可以被配置为生成足够的剪应力以 产生具有低刃型和螺型位错密度的基本上无裂痕的III族氮化物半导体层。在一个实施例 中，该生长工艺包括将层生长到足以产生这样的剪应力的厚度：该剪应力足以将半导体结 构中的一组穿透位错从主要在该半导体结构的c轴方向上的方向转变为主要在该半导体 结构的c面中的方向。例如，累积为高达5微米的层厚导致刃型位错密度快速地从III族 氮化物层接触基板处附近的KT/cm 2降低到该层相对侧处的低于l〇7cm2。
[0042] 使用在此描述的生长过程的示例性III族氮化物半导体层（例如，A1N和AlGaN) 的生长在各种厚度下使用高分辨率XRD(HRXRD)被分析。分析表明，该层中出现的压缩应力 32随着层的厚度改变。为了释放该应力32,刃型位错可以被分离为基面（例如（0001)晶 格面）中的前和后位错。压缩（或拉伸）应力32中的累积导致晶体30的层中的弹性能量 34的值升高并且可以导致（0001)晶格面中的剪应力36。在生长过程中，该剪应力36可将 原子的超平面38形成的并且具有位错核39的刃型位错从菱形晶面（例如（1100)晶格面） 推到（0001)晶格面中。
[0043] 在一个实施例中，晶体30中的两个相邻层中的一个或多个的厚度和/或两层之间 的晶格失配可以基于相邻层和/或相邻层的界面内的目标剪应力36和/或目标压缩应力 32而被选择。该一或多个厚度和/或晶格失配可以被选择为使得所需量/百分比的刃型位 错分离为层的底部到层的顶部之间的基面中的前和后位错（例如，至少将刃型位错减小一 个数量级）。在更具体的实施例中，该厚度和/或晶格失配在层的最小百分比中产生目标级 别的压缩应力32。在更具体的实施例中，层的该最小百分比是大约百分之十并且压缩应力 32的目标级别是大约10兆帕斯卡（MPa)。在另一个实施例中，在两层的界面处的压缩应力 32大于具有至少0. 01 %的晶格失配的两个III族氮化物半导体层之间存在的压缩应力32。 在更具体的实施例中，该压缩应力32大于具有至少0. 05%的晶格失配的两个III族氮化物 半导体层之间存在的压缩应力32。
[0044] 该组生长条件的变化还可以基于材料的一个或多个属性，比如材料的弹性。例如， 在此描述的晶格失配可以在其弹性对应于具有至少百分之八十的铝摩尔份数的III族氮 化物材料的弹性的两层材料之间产生目标量的压缩应力32。然而，应该理解此处描述的值 仅仅是示例性的。为此，最小百分比和/或目标级别的压缩应力32可以基于层的材料、在 基面中分离为前和后位错的刃型位错的目标量/百分比、层的一个或多个设备性能因子等 而不同。
[0045] 如在此所讨论的，当刃型位错位于（0001)晶格面中时，它分离为基面中的部分位 错。图7示出根据一个实施例的晶体40中的位错转变的示例性示意图。如所示的，刃型位 错42被从菱形晶面推到晶格面，并且分离为前部分位错h和后部分位错b t。一组基堆垛层 错（BSF)44被示出位于部分位错bp bt之间的区域。BSF 44可由能量原理Eb彡Ε^Ε,+ Σ# 造成，其中Eb是刃型位错42的能量；民是前部分位错的能量；Et是后部分位错的能量；并且 Σ3?是堆垛层错44的能量。
[0046] 与穿透刃型位错Ebf相关联的能量与伯格斯矢量的幅度的平方直接成正比。对于 A1N晶层，菱形晶面中的刃型位错42由伯格斯矢量b表征，该伯格斯矢量b具有等于A1N的 晶格常数a的幅度| b |，是大约a = 3. 112埃。在此情况下，刃型位错Eb的能量正比于a2。 每个部分位错bpbt具有

【权利要求】
1. 一种制造半导体结构的方法，该方法包括： 使用一组外延生长周期在基板上生长多个半导体层，其中每个外延生长周期包括： 外延生长具有拉伸应力或压缩应力中的一个的第一半导体层；和 直接在第一半导体层上外延生长具有拉伸应力或压缩应力中的另一个的第二半导体 层，其中第一和第二半导体层之间的一组生长条件的改变导致第一和第二半导体层之间的 界面的面积的至少百分之十具有剪应力，该剪应力大于在具有至少0. 01 %的晶格失配的两 个III族氮化物半导体层之间存在的剪应力。
2. 如权利要求1所述的方法，其中所述第一半导体层和第二半导体层由III族氮化物 材料形成，并且其中厚度在大约1和大约50微米之间。
3. 如权利要求1所述的方法，所述制造进一步包括：在生长所述多个半导体层之前，直 接在基板上生长缓冲层，其中所述第一半导体层直接在所述缓冲层上生长。
4. 如权利要求3所述的方法，其中所述生长所述缓冲层使用大约500和大约1200摄氏 度之间的生长温度和每小时大约0. 01微米和大约10微米之间的生长速率。
5. 如权利要求1所述的方法，其中每个外延生长动作使用：每分钟大约0. 1和大约200 微摩尔之间的III族前体流速；大约100和1000标准立方厘米每分钟（SCCM)之间的氮前 体流速；和大约1和760托之间的压力。
6. 如权利要求1所述的方法，其中所述外延生长所述第一半导体层使用：大约10和大 约1000之间的V族前体与III族前体的摩尔比（V/III比）；大约500和大约1800摄氏度 之间的生长温度；和大约1和760托之间的压力。
7. 如权利要求1所述的方法，其中所述第一和第二半导体层具有至少0.05%的晶格失 配。
8. 如权利要求1所述的方法，其中所述外延生长所述第一半导体层和所述外延生长所 述第二半导体层使用的V族前体与III族前体的摩尔比差出至少百分之十。
9. 如权利要求1所述的方法，其中所述外延生长所述第一半导体层和外延生长第二半 导体层使用的生长速率差出至少百分之十。
10. 如权利要求1所述的方法，其中所述外延生长所述第一半导体层和外延生长第二 半导体层使用基本相同的生长温度。
11. 如权利要求1所述的方法，其中所述外延生长所述第一半导体层和所述外延生长 所述第二半导体层使用的生长温度差出至少百分之二。
12. 如权利要求1所述的方法，其中所述第一半导体层和第二半导体层中每个的厚度 大于避免赝晶生长的临界厚度。
13. 如权利要求1所述的方法，其中所述第一半导体层的成分和所述第二半导体层的 成分差出不大于大约百分之五。
14. 如权利要求1所述的方法，其中所述生长多个半导体层进一步包括在外延生长所 述第二半导体层之前在所述第一半导体层的表面上形成图案。
15. -种半导体结构，包括： 基板；和 基板上的多个半导体层，该多个半导体层包括一组周期，每个周期包括： 第一半导体层，其中该第一半导体层具有拉伸应力或压缩应力中的一个；和 直接在第一半导体层上的第二半导体层，其中该第二半导体层具有拉伸应力或压缩应 力中的另一个，其中第一和第二半导体层之间的一组生长条件的改变导致第一和第二半导 体层之间的界面的面积的至少百分之十具有剪应力，该剪应力大于在具有至少0. 01%的晶 格失配的两个III族氮化物半导体层之间存在的剪应力。
16. 如权利要求15所述的结构，进一步包括位于基板和所述多个半导体层之间的缓冲 层。
17. 如权利要求16所述的结构，其中所述缓冲层具有达到大约2000纳米的厚度。
18. 如权利要求15所述的结构，其中所述第一半导体层的厚度在大约1纳米和5微米 之间。
19. 如权利要求15所述的结构，其中所述第一和第二半导体层具有至少0.05%的晶格 失配。
20. 如权利要求15所述的结构，其中所述第一和第二半导体层由III族氮化物材料形 成。
21. 如权利要求15所述的结构，其中所述第一半导体层的成分和所述第二半导体层的 成分差出不大于大约百分之五。
22. -种制造半导体结构的方法，该方法包括： 使用一组外延生长周期在基板上生长多个III族氮化物半导体层，其中每个外延生长 周期包括： 外延生长具有拉伸应力或压缩应力中的一个的第一 III族氮化物半导体层；和 直接在第一半导体层上外延生长具有拉伸应力或压缩应力中的另一个的第二III族 氮化物半导体层，其中所述外延生长第一半导体层和所述外延生长第二半导体层使用的V 族前体与ΠΙ族前体的摩尔比差出至少百分之十，并且其中，第一或第二半导体层中的至 少一个的厚度、第一和第二半导体层之间的晶格失配、或第一和第二半导体层之间的一组 生长条件的变化中的至少一项被选择，以在第一和第二半导体层之间的界面的面积的至少 百分之十中产生剪应力，该剪应力足以将第一半导体层中的最小百分比的位错从主要在c 轴方向的方向转变为主要在第一或第二半导体层中的所述至少一个的c面中的方向。
23. 如权利要求22所述的方法，其中第一和第二半导体层之间的界面的面积的至少百 分之十中的剪应力超过大约10兆帕斯卡（MPa)。
【文档编号】H01L33/00GK104160479SQ201380013532
【公开日】2014年11月19日 申请日期:2013年2月1日 优先权日:2012年2月1日
【发明者】孙文红, R·杰因, 杨锦伟, M·S·沙特洛娃, A·杜博尔因斯基, R·格斯卡, M·舒尔 申请人:传感器电子技术股份有限公司