功率用半导体装置及其制造方法
【专利摘要】本发明提供同时实现芯片特性和组装性的功率用半导体装置及其制造方法。实施方式所涉及的功率用半导体装置具备：半导体部分；表面侧金属层，设置在上述半导体部分的上表面上，包含第一金属，且至少一部分结晶化；以及背面侧金属层，设置在上述半导体部分的下表面上，包含上述第一金属，且至少一部分结晶化。
【专利说明】功率用半导体装置及其制造方法
[0001]本申请享有以日本专利申请2013 - 186709号(申请日:2013年9月9日)作为基础申请的优先权。本申请参照了该基础申请，由此包含基础申请的所有内容。
【技术领域】
[0002]本发明的实施方式涉及功率用半导体装置及其制造方法。
【背景技术】
[0003]功率器件(功率用半导体装置)在工业、电力、交通以及信息等广阔的领域中得到应用。在功率器件中的需要600V以上的耐压的用途中，广泛使用IGBT (Insulated GateBipolar Transistor:绝缘栅双极晶体管)。关于IGBT,作为表示IGBT的特性的指标,使用饱和电压和开关损失之间的折衷选择曲线。能够通过减薄硅部分的厚度来降低饱和电压。
[0004]另一方面，在IGBT中，为了提高电流密度、从表里两面对装置进行冷却，提出有在芯片的表面和背面设置镍层的技术。然而，当设置镍层时，存在芯片翘曲的情况。特别是当为了降低饱和电压而减薄硅部分时，芯片变得容易翘曲。当芯片的翘曲量大时，难以通过钎焊使用该芯片进行组装。这样，在现有的IGBT中，难以同时实现通过减薄硅部分而实现的芯片特性的提闻和通过抑制芯片的翅曲而实现的组装性的提闻。
【发明内容】
[0005]本发明的目的在于提供一种同时实现芯片特性和组装性的功率用半导体装置及其制造方法。
[0006]实施方式所涉及的功率用半导体装置具备:半导体部分；表面侧金属层，设置于上述半导体部分的上表面上，包含第一金属，且至少一部分结晶化；以及背面侧金属层，设置于上述半导体部分的下表面上，包含上述第一金属，且至少一部分结晶化。
[0007]实施方式所涉及的功率用半导体装置的制造方法具备:在半导体部分的上表面上形成包含第一金属的表面侧金属层的工序；对上述半导体部分的下表面内导入杂质的工序；通过实施热处理，使上述杂质活化、并使上述表面侧金属层的至少一部分结晶化的工序；以及在上述半导体部分的下表面上形成包含上述第一金属的背面侧金属层的工序，该背面侧金属层以其至少一部分结晶化的方式形成。
【专利附图】
【附图说明】
[0008]图1是举例示出第一实施方式所涉及的功率用半导体装置的剖视图。
[0009]图2是举例示出第一实施方式所涉及的功率用半导体装置的制造方法的流程图。
[0010]图3中，Ca)以及(b)是以衍射角度(2 Θ )的值作为横轴、以X线的强度作为纵轴举例示出镍层的X线解析结果的图。
[0011]图4中，(a)是示出实施例所涉及的功率用半导体装置的图，(b)是示出参考例所涉及的功率用半导体装置的图。
[0012]图5是以背面侧的镍层的厚度作为横轴、以芯片的翘曲量作为纵轴举例示出背面侧的镍层的厚度对芯片的翘曲量造成的影响的曲线图。
[0013]图6中，(a)是以硅部分的厚度作为横轴、以芯片的翘曲量作为纵轴举例示出硅部分的厚度对芯片的翘曲量造成的影响的曲线图，(b)是以硅部分的厚度作为横轴、以翘曲减少值作为纵轴举例示出硅部分的厚度和通过加厚背面的镍层而实现的翘曲的抑制效果之间的关系的曲线图。
[0014]图7是举例示出第二实施方式所涉及的功率用半导体装置的剖视图。
[0015]标号说明
[0016]1、2:功率用半导体装置；10:硅部分；11:p+型集电极层；12:n+型缓冲层；13:n —型体层；14:p型基极层；15:n+型发射极层；16:沟道型栅电极；17:栅极绝缘膜；20:表面电极构造体；21:钛层；22:钛氮化物层；23:铝层；24:铝一铜合金层；25:镍层；26:金层；30:背面电极构造体；31:招一娃合金层；32:钛层；33:镍层；34:金一银合金层；40:娃部分；41:高浓度η型阴极层；42:低浓度η型层；43:高浓度P型阳极层；44:低浓度P型阳极层；50:绝缘膜。
【具体实施方式】
[0017]以下，参照附图对本发明的实施方式进行说明。
[0018]首先，对第一实施方式进行说明。
[0019]图1是举例示出本实施方式所涉及的功率用半导体装置的剖视图。
[0020]如图1所示，本实施方式所涉及的功率用半导体装置I是耐压例如为600?800V的IGBT。并且，功率用半导体装置I的外形例如是一边长例如为10?15mm (毫米)的芯片形状。
[0021]在功率用半导体装置I (以下仅称为“装置I”或者“芯片”)中，设置有作为半导体部分的娃部分10,在娃部分10的上表面上设置有表面电极构造体20,在娃部分10的下表面上设置有背面电极构造体30。在芯片的周边部分，为了获得耐压，作为终端部例如设置有具备场电极的保护环部(未图示)。
[0022]在硅部分10中，从下层侧开始依次层叠有P+型集电极层11、n+型缓冲层12、η —型体层13、ρ型基极层14以及η+型发射极层15。并且，从硅部分10的上表面侧开始，以贯通η+型发射极层15以及P型基极层14而到达η—型体层13内的方式设置有沟道型栅电极16。沟道型栅电极16是装置I的基电极。在沟道型栅电极16的周围设置有例如由硅氧化物构成的栅极绝缘膜17。硅部分10由单晶的硅(Si)构成，硅部分10整体的厚度例如为60?120 μ m (微米)，例如为70 μ m。
[0023]在表面电极构造体20中，从下层侧即硅部分10侧开始依次层叠有厚度例如30nm(纳米)的钛(Ti)层21、厚度例如150nm (纳米)的钛氮化物(TiN)层22、铝(Al)层23、铝一铜(AlCu)合金层24、厚度例如5μπι的镍层25以及厚度例如50nm的金(Au)层26。铝层23以及铝一铜合金层24的合计厚度例如为4 μ m。镍层25由利用非电解电镀法成膜的镍一磷(N1- P)化合物构成，磷的浓度例如为4?10质量％，且至少一部分、例如整体结晶化。
[0024]表面电极构造体20构成装置I的发射电极。镍层25以及金层26是在使用了装置I的封装的组装时钎焊的电极焊盘。并且，在表面电极构造体20上还设置有层间绝缘膜(未图示)。
[0025]在背面电极构造体30中，从上层侧、即硅部分10侧开始依次层叠有厚度例如200nm的铝一硅(AlSi)合金层31、厚度例如200nm的钛层32、厚度例如100nm的镍层33、以及厚度例如10nm的金一银(AuAg)合金层34。镍层33是通过溅射法形成的，几乎由纯镍构成，且至少一部分、例如整体结晶化。背面电极构造体30是装置I的集电极。
[0026]进而，背面电极构造体30的镍层33的厚度在表面电极构造体20的镍层25的厚度的15%以上。在上述的例子中，镍层25的厚度为5 μ m，镍层33的厚度为lOOOnm，因此，镍层33的厚度为镍层25的厚度的20%。
[0027]其次，对本实施方式所涉及的功率用半导体装置的制造方法进行说明。
[0028]图2是举例示出本实施方式所涉及的功率用半导体装置的制造方法的流程图。
[0029]以下，参照图1以及图2进行说明。
[0030]首先，作为硅部分10，准备η型的硅晶片。以下，为了方便，将该硅晶片称作“硅部分 10”。
[0031]进而，如步骤SI所示，从表面侧离子注入杂质。由此，在硅部分10内形成P型基极层14以及η+型发射极层15。
[0032]其次，如步骤S2所示，形成沟道，并在沟道的内表面上形成栅极绝缘膜17，将沟道型栅电极16埋入沟道内。由此形成沟道型栅电极构造。
[0033]其次，如步骤S3所示，在硅部分10上形成表面电极构造体20。具体而言，利用溅射法以例如30nm的厚度形成钛层21，以例如150nm的厚度形成钛氮化物层22、以总计例如4ym的厚度形成铝层23以及铝一铜合金层24。其次，利用使用了包含磷的电镀液的非电解电镀法以例如5 μ m的厚度形成镍层25。其次，以例如50nm的厚度形成金层26。在该时亥IJ，镍层25几乎为非晶态。
[0034]其次，如步骤S4所示，在表面电极构造体20的上表面粘贴保护带(未图示)，对表面进行保护。
[0035]其次，如步骤S5所示，对硅部分10的背面进行磨削，减薄至规定的厚度。然后，实施蚀刻，除去因磨削而损伤的部分。此时，硅部分10的厚度例如为60?120 μ m，例如为70 μ m。然后，将保护带剥尚。
[0036]其次，如步骤S6所不,从娃部分10的背面侧尚子注入杂质。由此，在娃部分10内形成n+型缓冲层12以及P+型集电极层11。
[0037]其次，如步骤S7所示，进行热处理，使注入硅部分10内的杂质活化。通过该热处理，镍层25的至少一部分、例如整体结晶化。此时，镍层25收缩，体积减小，因此，镍层25对硅部分10的上表面施加收缩力。该收缩力作用成，使得硅晶片朝下方呈凸状地翘曲。
[0038]其次，如步骤S8所示，在硅部分10的下表面上形成背面电极构造体30。具体而言，利用溅射法以例如200nm的厚度形成铝一硅合金层31，以例如200nm的厚度形成钛层32，以例如100nm的厚度形成镍层33，以例如10nm的厚度形成金一银合金层34。此时，镍层33使用溅射法成膜，因此，在刚刚成膜后的时刻，其至少一部分、例如整体结晶化。当镍堆积在钛层32上并结晶化时，堆积物收缩、体积减小，因此，镍层33对硅部分10的下表面施加收缩力。该收缩力作用成，使得硅晶片朝上方呈凸状地翘曲。
[0039]然后，将硅晶片(硅部分10)与表面电极构造体20以及背面电极构造体30 —起进行划片，由此单片化成多个芯片。由此制造成本实施方式所涉及的功率用半导体装置I。
[0040]其次，对本实施方式的动作以及效果进行说明。
[0041]在本实施方式所涉及的功率用半导体装置I中，硅部分10的厚度例如为60?120 μ m、例如为70 μ m,作为耐压600?800V的IGBT来说较薄，因此饱和电压与开关损失之间的平衡性良好。例如，当以相同的折衷选择损失进行比较时，硅部分10的厚度为80μπι的情况下的饱和电压为2.0V，但若使硅部分10的厚度为70 μ m，则饱和电压降低至1.75V。这样，在耐压为600?800V的IGBT中，通过将硅部分10的厚度从80 μ m减薄至70μπι，将饱和电压改善了 10?20%。
[0042]并且，在装置I中，在硅部分10的上方设置有镍层25，且形成有供组装时进行钎焊的电极焊盘。进而，在硅部分10的下方设置有包含与镍层25相同的金属即镍的镍层33。进而，镍层25以及33均其至少一部分、例如整体结晶化。因此，镍层25对硅部分10的上表面施加收缩力，镍层33对硅部分10的下表面施加收缩力。由此，借助利用镍层33的收缩力使芯片翘曲的作用来抵消利用镍层25的收缩力使芯片翘曲的作用，能够抑制芯片的翘曲。例如，在本实施方式中，当芯片的一边长为1mm的情况下，芯片翘曲量为80 μ m。例如，当芯片的翘曲量在100 μ m以下时，不会产生组装不良，能够得到高组装成品率。
[0043]并且，由于镍层25以及33已经至少一部分结晶化，因此，在随后的钎焊工序中，镍层25或者镍层33结晶化的情况少，因伴随着结晶化的收缩而使芯片翘曲的情况少。这样，装置I的翘曲量小，在钎焊工序等组装工序中翘曲也难以变化，因此组装性良好。
[0044]因而，对于本实施方式所涉及的装置1，即便为了改善饱和电压和开关损失之间的折衷选择而减薄硅部分10，也能够抑制芯片的翘曲而实现良好的组装性。即，能够同时实现芯片特性和组装性。
[0045]此外，在本实施方式中，在图2的步骤S3所示的工序中利用非电解电镀法形成镍层25后，在步骤S7所示的工序中进行用于使杂质活化的热处理。因此，对于镍层25的微细构造，虽然在刚刚电镀后为大致非晶态构造，但通过热处理而结晶化。并且，在步骤38所示的工序中利用溅射法形成镍层33。因此，镍层33在刚刚成膜后的时刻至少一部分结晶化。这样，根据本实施方式，无需进行特别的结晶化处理就能够使镍层25以及镍层33结晶化。
[0046]与此相对，假设若利用非电解电镀法形成镍层33，且随后并不进行热处理，则镍层33保持非晶态的状态。在该情况下，镍层33并不产生对抗镍层25的收缩力的收缩力，芯片以朝下凸出的方式翘曲。因此，在随后的钎焊工序中，钎料的浸润性降低等而组装性降低。
[0047]镍层的微细构造是晶态还是非晶态例如能够借助使用了 XRD (X - raydiffract1n:X射线衍射)的Θ — 2Θ法判定。
[0048]图3的(a)以及(b)是以衍射角度(2 Θ )的值作为横轴、以X射线的强度作为纵轴举例示出镍层的X射线解析结果的图。
[0049]如图3的(a)所示，当镍层为晶态时，能够观察到表示镍(Ni)的(111)面的
2Θ =44.45度的峰值和表示镍的(200)面的2 Θ =51.88度的峰值。
[0050]与此相对，如图3的(b)所示，当镍层为非晶态时，在2 Θ为40?50度的附近能够观察到强度较弱的极宽的峰值，但观察不到表示结晶性的尖锐的峰值。
[0051]此外，在本实施方式中，使背面侧的镍层33的厚度在表面侧的镍层25的厚度的15%以上。由此，能够更可靠地抑制芯片的翘曲。以下示出试验例而对其效果进行说明。
[0052]图4的(a)是示出实施例所涉及的功率用半导体装置的图，(b)是示出参考例所涉及的功率用半导体装置的图。
[0053]如图4的(a)所示，对于实施例所涉及的装置的结构，与图1所示的本实施方式所涉及的装置I同样，镍层33的厚度为lOOOnm。并且，如图4的(b)所示，对于参考例所涉及的装置的结构，与图4的(a)所示的装置I相比较，在镍层33的厚度为700nm这点上不同。在本试验例中，制作图4的(a)和(b)所示的样本、和相对于图4的(a)和(b)所示的样本而使各部分的厚度不同的样本，并测定翘曲量。
[0054]图5是以背面侧的镍层的厚度作为横轴、以芯片的翘曲量作为纵轴举例示出背面侧的镍层的厚度对芯片的翘曲量造成的影响的曲线图。
[0055]如图5所示，当硅部分10的厚度相同的情况下，当背面侧的镍层33变薄时芯片翘曲量变大，特别是当变得比750nm薄时芯片翘曲量急剧变大。在图5所示的例子中，表面侧的镍层25的厚度为5 μ m。如图5所示，当使背面侧的镍层33的厚度在表面侧的镍层25的厚度的15%以上、即750nm以上时，芯片的翘曲量在10ym以下，得到了良好的组装性。与此相对，当镍层33的厚度为700nm时，芯片的翘曲量为120 μ m，组装性稍稍降低。
[0056]另一方面，当使镍层33的厚度在100nm以上时，抑制芯片的翘曲的效果饱和。并且，当镍层33过厚时，有过划片时产生镍的毛刺、在芯片上产生外观不良的情况。因此，优选镍层33的厚度在1500nm以下。另外，即便在镍层33的厚度比1500nm厚的情况下，若预先除去划片线的镍层33，则尽管工序数量增加，但能够防止产生毛刺。
[0057]综上，优选背面侧的镍层33的厚度在表面侧的镍层25的厚度的15%以上、且在1500nm 以下。
[0058]另外，即便使背面侧的镍层33的厚度一定、并使表面侧的镍层25的厚度变化，也能够得到同样的效果。
[0059]芯片的翘曲量也依赖于表面侧的镍层25的厚度。如上所述，当镍层25的厚度为5μπι时，翘曲量为大约80μπι。当镍层25的厚度变为6μπι时，翘曲量增大至大约100 μ m。另一方面，当镍层25的厚度为4 μ m时，翘曲量减小至大约60 μ m。这样，当背面侧的镍层33的厚度相同的情况下，表面侧的镍层25越薄则芯片的翘曲量越小。
[0060]但是，在使用了装置I的封装的组装时，相对于镍层25进行钎焊，但通过与钎料的合金化反应，镍被消耗。因此，当镍层25过薄时，钎料到达铝一铜合金层24以及铝层23，装置I的可靠性降低。因此，为了确保足够的可靠性，优选镍层25的厚度在4μπι以上，更优选在5μπι以上。
[0061]并且，由于利用使用了包含磷的电镀液的非电解电镀法形成镍层25，因此包含数百分比的程度的磷。另一方面，由于利用溅射法形成镍层33，因此镍的纯度高。镍的纯度高的镍层33的收缩力大于镍的纯度低的镍层25的收缩力，因此，即便镍层33比镍层25薄，也能够对抗镍层25的收缩力。
[0062]此外，在本实施方式中，使硅部分10的厚度为60?120μπι。由此，通过控制镍层25以及33的厚度之比，能够显著地得到抑制芯片的翘曲的效果。
[0063]图6的(a)是以硅部分的厚度作为横轴、以芯片的翘曲量作为纵轴举例示出硅部分的厚度对芯片的翘曲量造成的影响的曲线图，(b)是以硅部分的厚度作为横轴、以翘曲减少值作为纵轴举例示出硅部分的厚度与通过加厚背面的镍层而实现的翘曲的抑制效果之间的关系的曲线图。“翘曲减少值”根据图6的(a)求出，是从镍层33的厚度为100nm时的芯片的翘曲量减去镍层33的厚度为700nm时的芯片的翘曲量而得的值。
[0064]如图6的(a)以及(b)所示，在区域A中，硅部分10厚，原本芯片的翘曲量就小，因此，通过加厚背面的镍层33来抑制芯片的翘曲的效果小。在区域B中，与区域A相比较硅部分10较薄，容易发生芯片的翘曲，因此通过加厚背面的镍层33能够显著地呈现出抑制芯片的翘曲的效果。在区域C中，硅部分更薄，芯片的翘曲极大，因此，通过加厚背面的镍层33而抑制芯片的翘曲的效果相对较小。综上，加厚背面的镍层33而得的效果在区域B中相对较大。
[0065]如图6的(a)所示，当硅部分10的厚度在60 μ m以上时，能够使芯片的翘曲量在能够可靠地实现良好的组装性的100 μ m以下。另一方面，如图6的(b)所示，当硅部分10的厚度在120 μ m以下时，通过加厚背面的镍层33，抑制芯片的翘曲的效果变得显著。因而，当硅部分的厚度为60?120 μ m时，能够显著地得到本实施方式的效果。
[0066]其次，对第二实施方式进行说明。
[0067]图7是举例示出本实施方式所涉及的功率用半导体装置的剖视图。
[0068]如图7所示,本实施方式所涉及的功率用半导体装置2是FRD (Fast RecoverlyD1de:快速恢复二极管)。
[0069]在装置2中，设置有作为半导体部分的硅部分40，在硅部分40的上方设置有表面电极构造体20，在硅部分40的下方设置有背面电极构造体30。并且，在表面电极构造体20的周围设置有绝缘膜50。表面电极构造体20以及背面电极构造体30的构造与上述第一实施方式相同。
[0070]在硅部分40中从下面侧开始依次包含施主浓度相对高的高浓度η型阴极层41以及施主浓度相对低的低浓度η型层42。并且，在低浓度η型层42的上表面，沿着与该上表面平行的方向交替排列有受主浓度相对高的高浓度P型阳极层43和受主浓度相对低的低浓度P型阳极层44。
[0071]在本实施方式中，通过使表面侧的镍层25的至少一部分以及背面侧的镍层33的至少一部分结晶化，与上述第一实施方式同样能够抑制芯片的翘曲。并且，通过使镍层33的厚度在镍层25的厚度的15%以上，能够更可靠地获得该效果。本实施方式中的上述以外的结构、制造方法、动作以及效果与上述的第一实施方式相同。
[0072]另外，在上述各实施方式中，示出了在表面电极构造体20以及背面电极构造体30双方设置镍层的例子，但是设置于表背两面的金属层并不限定于镍层。例如，即便是铝层或者铜层之类的其他金属层也能够得到上述的效果。当在表面电极构造体20代替镍层25而设置铝层的情况下，在背面电极构造体30可以代替镍层33而设置纯铝层，但也可以设置铝一硅(AlSi)合金层或者铝一铜(AlCu)合金层。这是因为:与纯度高的铝相比，作为合金的AlSi以及AlCu的硬度高，因此容易对抗表面侧的铝层的收缩力。
[0073]根据以上说明了的实施方式，能够实现同时实现芯片特性和组装性的功率用半导体装置及其制造方法。
[0074]以上对本发明的几个实施方式进行了说明，但是，上述实施方式是作为例子加以示出的，并不意图限定发明的范围。上述新的实施方式能够以其他各种各样的方式加以实施，能够在不脱离发明的主旨的范围进行各种省略、替换、变更。上述实施方式及其变形包含于发明的范围及主旨中，并且包含于权利要求书所记载的发明及其等价物的范围中。
【权利要求】
1.一种功率用半导体装置，具备: 半导体部分； 表面侧金属层，设置在所述半导体部分的上表面上，包含第一金属，且至少一部分结晶化；以及 背面侧金属层，设置在所述半导体部分的下表面上，包含所述第一金属，且至少一部分结晶化。
2.根据权利要求1所述的功率用半导体装置，其中， 所述第一金属是镍。
3.根据权利要求2所述的功率用半导体装置，其中， 所述表面侧金属层含有磷，其中，磷的含量处于4?10质量％的范围。
4.根据权利要求1?3中任一项所述的功率用半导体装置，其中， 所述背面侧金属层的厚度在所述表面侧金属层的厚度的15%以上。
5.根据权利要求1?3中任一项所述的功率用半导体装置，其中， 所述半导体部分包含硅， 所述半导体部分的厚度为60?120 μ m。
6.根据权利要求1?3中任一项所述的功率用半导体装置，其中， 所述功率用半导体装置的耐压为600?800V。
7.根据权利要求1?3中任一项所述的功率用半导体装置，其中， 所述功率用半导体装置是绝缘栅双极晶体管。
8.根据权利要求1?3中任一项所述的功率用半导体装置，其中， 所述功率用半导体装置是快速恢复二极管。
9.一种功率用半导体装置的制造方法，具备: 在半导体部分的上表面上形成包含第一金属的表面侧金属层的工序； 对所述半导体部分的下表面内导入杂质的工序； 通过实施热处理，使所述杂质活化、并使所述表面侧金属层的至少一部分结晶化的工序；以及 在所述半导体部分的下表面上形成包含所述第一金属的背面侧金属层的工序，所述背面侧金属层以其至少一部分结晶化的方式形成。
10.根据权利要求9所述的功率用半导体装置的制造方法，其中， 所述半导体部分包含硅， 所述第一金属为镍。
11.根据权利要求9或10所述的功率用半导体装置的制造方法，其中， 形成所述表面侧金属层的工序利用非电解电镀法进行， 形成所述背面侧金属层的工序利用溅射法进行。
【文档编号】H01L29/06GK104425580SQ201410022672
【公开日】2015年3月18日 申请日期:2014年1月17日 优先权日:2013年9月9日
【发明者】西川幸江, 柴田浩延, 高桥宣博 申请人:株式会社东芝